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blob: 04c9c962cf24845e01b4e0c9c7c67a008fb5d5a2 [file] [log] [blame]
Tom Rini10e47792018-05-06 17:58:06 -0400[diff] [blame]1/* SPDX-License-Identifier: GPL-2.0+ */
Peng Fan01be8a92018-01-10 13:20:47 +0800[diff] [blame]2/*
3 * Copyright 2017 NXP
Peng Fan01be8a92018-01-10 13:20:47 +0800[diff] [blame]4 */
5
Peng Fan39945c12018-11-20 10:19:25 +0000[diff] [blame]6#ifndef __ASM_ARCH_IMX8M_DDR_H
7#define __ASM_ARCH_IMX8M_DDR_H
Peng Fan01be8a92018-01-10 13:20:47 +0800[diff] [blame]8
Peng Fan692f9432018-11-20 10:19:57 +0000[diff] [blame]9#include <asm/io.h>
10#include <asm/types.h>
11#include <asm/arch/ddr.h>
12
Peng Fan01be8a92018-01-10 13:20:47 +0800[diff] [blame]13#define DDRC_DDR_SS_GPR0 0x3d000000
14#define DDRC_IPS_BASE_ADDR_0 0x3f400000
15#define IP2APB_DDRPHY_IPS_BASE_ADDR(X) (0x3c000000 + (X * 0x2000000))
16#define DDRPHY_MEM(X) (0x3c000000 + (X * 0x2000000) + 0x50000)
17
18struct ddrc_freq {
19 u32 res0[8];
20 u32 derateen;
21 u32 derateint;
22 u32 res1[10];
23 u32 rfshctl0;
24 u32 res2[4];
25 u32 rfshtmg;
26 u32 rfshtmg1;
27 u32 res3[28];
28 u32 init3;
29 u32 init4;
30 u32 res;
31 u32 init6;
32 u32 init7;
33 u32 res4[4];
34 u32 dramtmg0;
35 u32 dramtmg1;
36 u32 dramtmg2;
37 u32 dramtmg3;
38 u32 dramtmg4;
39 u32 dramtmg5;
40 u32 dramtmg6;
41 u32 dramtmg7;
42 u32 dramtmg8;
43 u32 dramtmg9;
44 u32 dramtmg10;
45 u32 dramtmg11;
46 u32 dramtmg12;
47 u32 dramtmg13;
48 u32 dramtmg14;
49 u32 dramtmg15;
50 u32 dramtmg16;
51 u32 dramtmg17;
52 u32 res5[10];
53 u32 mramtmg0;
54 u32 mramtmg1;
55 u32 mramtmg4;
56 u32 mramtmg9;
57 u32 zqctl0;
58 u32 res6[3];
59 u32 dfitmg0;
60 u32 dfitmg1;
61 u32 res7[7];
62 u32 dfitmg2;
63 u32 dfitmg3;
64 u32 res8[33];
65 u32 odtcfg;
66};
67
68struct imx8m_ddrc_regs {
69 u32 mstr;
70 u32 stat;
71 u32 mstr1;
72 u32 res1;
73 u32 mrctrl0;
74 u32 mrctrl1;
75 u32 mrstat;
76 u32 mrctrl2;
77 u32 derateen;
78 u32 derateint;
79 u32 mstr2;
80 u32 res2;
81 u32 pwrctl;
82 u32 pwrtmg;
83 u32 hwlpctl;
84 u32 hwffcctl;
85 u32 hwffcstat;
86 u32 res3[3];
87 u32 rfshctl0;
88 u32 rfshctl1;
89 u32 rfshctl2;
90 u32 rfshctl4;
91 u32 rfshctl3;
92 u32 rfshtmg;
93 u32 rfshtmg1;
94 u32 res4;
95 u32 ecccfg0;
96 u32 ecccfg1;
97 u32 eccstat;
98 u32 eccclr;
99 u32 eccerrcnt;
100 u32 ecccaddr0;
101 u32 ecccaddr1;
102 u32 ecccsyn0;
103 u32 ecccsyn1;
104 u32 ecccsyn2;
105 u32 eccbitmask0;
106 u32 eccbitmask1;
107 u32 eccbitmask2;
108 u32 eccuaddr0;
109 u32 eccuaddr1;
110 u32 eccusyn0;
111 u32 eccusyn1;
112 u32 eccusyn2;
113 u32 eccpoisonaddr0;
114 u32 eccpoisonaddr1;
115 u32 crcparctl0;
116 u32 crcparctl1;
117 u32 crcparctl2;
118 u32 crcparstat;
119 u32 init0;
120 u32 init1;
121 u32 init2;
122 u32 init3;
123 u32 init4;
124 u32 init5;
125 u32 init6;
126 u32 init7;
127 u32 dimmctl;
128 u32 rankctl;
129 u32 res5;
130 u32 chctl;
131 u32 dramtmg0;
132 u32 dramtmg1;
133 u32 dramtmg2;
134 u32 dramtmg3;
135 u32 dramtmg4;
136 u32 dramtmg5;
137 u32 dramtmg6;
138 u32 dramtmg7;
139 u32 dramtmg8;
140 u32 dramtmg9;
141 u32 dramtmg10;
142 u32 dramtmg11;
143 u32 dramtmg12;
144 u32 dramtmg13;
145 u32 dramtmg14;
146 u32 dramtmg15;
147 u32 dramtmg16;
148 u32 dramtmg17;
149 u32 res6[10];
150 u32 mramtmg0;
151 u32 mramtmg1;
152 u32 mramtmg4;
153 u32 mramtmg9;
154 u32 zqctl0;
155 u32 zqctl1;
156 u32 zqctl2;
157 u32 zqstat;
158 u32 dfitmg0;
159 u32 dfitmg1;
160 u32 dfilpcfg0;
161 u32 dfilpcfg1;
162 u32 dfiupd0;
163 u32 dfiupd1;
164 u32 dfiupd2;
165 u32 res7;
166 u32 dfimisc;
167 u32 dfitmg2;
168 u32 dfitmg3;
169 u32 dfistat;
170 u32 dbictl;
171 u32 dfiphymstr;
172 u32 res8[14];
173 u32 addrmap0;
174 u32 addrmap1;
175 u32 addrmap2;
176 u32 addrmap3;
177 u32 addrmap4;
178 u32 addrmap5;
179 u32 addrmap6;
180 u32 addrmap7;
181 u32 addrmap8;
182 u32 addrmap9;
183 u32 addrmap10;
184 u32 addrmap11;
185 u32 res9[4];
186 u32 odtcfg;
187 u32 odtmap;
188 u32 res10[2];
189 u32 sched;
190 u32 sched1;
191 u32 sched2;
192 u32 perfhpr1;
193 u32 res11;
194 u32 perflpr1;
195 u32 res12;
196 u32 perfwr1;
197 u32 res13[4];
198 u32 dqmap0;
199 u32 dqmap1;
200 u32 dqmap2;
201 u32 dqmap3;
202 u32 dqmap4;
203 u32 dqmap5;
204 u32 res14[26];
205 u32 dbg0;
206 u32 dbg1;
207 u32 dbgcam;
208 u32 dbgcmd;
209 u32 dbgstat;
210 u32 res15[3];
211 u32 swctl;
212 u32 swstat;
213 u32 res16[2];
214 u32 ocparcfg0;
215 u32 ocparcfg1;
216 u32 ocparcfg2;
217 u32 ocparcfg3;
218 u32 ocparstat0;
219 u32 ocparstat1;
220 u32 ocparwlog0;
221 u32 ocparwlog1;
222 u32 ocparwlog2;
223 u32 ocparawlog0;
224 u32 ocparawlog1;
225 u32 ocparrlog0;
226 u32 ocparrlog1;
227 u32 ocpararlog0;
228 u32 ocpararlog1;
229 u32 poisoncfg;
230 u32 poisonstat;
231 u32 adveccindex;
232 union {
233 u32 adveccstat;
234 u32 eccapstat;
235 };
236 u32 eccpoisonpat0;
237 u32 eccpoisonpat1;
238 u32 eccpoisonpat2;
239 u32 res17[6];
240 u32 caparpoisonctl;
241 u32 caparpoisonstat;
242 u32 res18[2];
243 u32 dynbsmstat;
244 u32 res19[18];
245 u32 pstat;
246 u32 pccfg;
247 struct {
248 u32 pcfgr;
249 u32 pcfgw;
250 u32 pcfgc;
251 struct {
252 u32 pcfgidmaskch0;
253 u32 pcfidvaluech0;
254 } pcfgid[16];
255 u32 pctrl;
256 u32 pcfgqos0;
257 u32 pcfgqos1;
258 u32 pcfgwqos0;
259 u32 pcfgwqos1;
260 u32 res[4];
261 } pcfg[16];
262 struct {
263 u32 sarbase;
264 u32 sarsize;
265 } sar[4];
266 u32 sbrctl;
267 u32 sbrstat;
268 u32 sbrwdata0;
269 u32 sbrwdata1;
270 u32 pdch;
271 u32 res20[755];
272 /* umctl2_regs_dch1 */
273 u32 ch1_stat;
274 u32 res21[2];
275 u32 ch1_mrctrl0;
276 u32 ch1_mrctrl1;
277 u32 ch1_mrstat;
278 u32 ch1_mrctrl2;
279 u32 res22[4];
280 u32 ch1_pwrctl;
281 u32 ch1_pwrtmg;
282 u32 ch1_hwlpctl;
283 u32 res23[15];
284 u32 ch1_eccstat;
285 u32 ch1_eccclr;
286 u32 ch1_eccerrcnt;
287 u32 ch1_ecccaddr0;
288 u32 ch1_ecccaddr1;
289 u32 ch1_ecccsyn0;
290 u32 ch1_ecccsyn1;
291 u32 ch1_ecccsyn2;
292 u32 ch1_eccbitmask0;
293 u32 ch1_eccbitmask1;
294 u32 ch1_eccbitmask2;
295 u32 ch1_eccuaddr0;
296 u32 ch1_eccuaddr1;
297 u32 ch1_eccusyn0;
298 u32 ch1_eccusyn1;
299 u32 ch1_eccusyn2;
300 u32 res24[2];
301 u32 ch1_crcparctl0;
302 u32 res25[2];
303 u32 ch1_crcparstat;
304 u32 res26[46];
305 u32 ch1_zqctl2;
306 u32 ch1_zqstat;
307 u32 res27[11];
308 u32 ch1_dfistat;
309 u32 res28[33];
310 u32 ch1_odtmap;
311 u32 res29[47];
312 u32 ch1_dbg1;
313 u32 ch1_dbgcam;
314 u32 ch1_dbgcmd;
315 u32 ch1_dbgstat;
316 u32 res30[123];
317 /* umctl2_regs_freq1 */
318 struct ddrc_freq freq1;
319 u32 res31[109];
320 /* umctl2_regs_addrmap_alt */
321 u32 addrmap0_alt;
322 u32 addrmap1_alt;
323 u32 addrmap2_alt;
324 u32 addrmap3_alt;
325 u32 addrmap4_alt;
326 u32 addrmap5_alt;
327 u32 addrmap6_alt;
328 u32 addrmap7_alt;
329 u32 addrmap8_alt;
330 u32 addrmap9_alt;
331 u32 addrmap10_alt;
332 u32 addrmap11_alt;
333 u32 res32[758];
334 /* umctl2_regs_freq2 */
335 struct ddrc_freq freq2;
336 u32 res33[879];
337 /* umctl2_regs_freq3 */
338 struct ddrc_freq freq3;
339};
340
341struct imx8m_ddrphy_regs {
342 u32 reg[0xf0000];
343};
344
345/* PHY State */
346enum pstate {
347 PS0,
348 PS1,
349 PS2,
350 PS3,
351};
352
353enum msg_response {
354 TRAIN_SUCCESS = 0x7,
355 TRAIN_STREAM_START = 0x8,
356 TRAIN_FAIL = 0xff,
357};
358
Peng Fan692f9432018-11-20 10:19:57 +0000[diff] [blame]359#define DDRC_MSTR(X) (DDRC_IPS_BASE_ADDR(X) + 0x00)
360#define DDRC_STAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x04)
361#define DDRC_MSTR1(X) (DDRC_IPS_BASE_ADDR(X) + 0x08)
362#define DDRC_MRCTRL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x10)
363#define DDRC_MRCTRL1(X) (DDRC_IPS_BASE_ADDR(X) + 0x14)
364#define DDRC_MRSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x18)
365#define DDRC_MRCTRL2(X) (DDRC_IPS_BASE_ADDR(X) + 0x1c)
366#define DDRC_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x20)
367#define DDRC_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x24)
368#define DDRC_MSTR2(X) (DDRC_IPS_BASE_ADDR(X) + 0x28)
369#define DDRC_PWRCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0x30)
370#define DDRC_PWRTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x34)
371#define DDRC_HWLPCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0x38)
372#define DDRC_HWFFCCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0x3c)
373#define DDRC_HWFFCSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x40)
374#define DDRC_RFSHCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x50)
375#define DDRC_RFSHCTL1(X) (DDRC_IPS_BASE_ADDR(X) + 0x54)
376#define DDRC_RFSHCTL2(X) (DDRC_IPS_BASE_ADDR(X) + 0x58)
377#define DDRC_RFSHCTL3(X) (DDRC_IPS_BASE_ADDR(X) + 0x60)
378#define DDRC_RFSHTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x64)
379#define DDRC_ECCCFG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x70)
380#define DDRC_ECCCFG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x74)
381#define DDRC_ECCSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x78)
382#define DDRC_ECCCLR(X) (DDRC_IPS_BASE_ADDR(X) + 0x7c)
383#define DDRC_ECCERRCNT(X) (DDRC_IPS_BASE_ADDR(X) + 0x80)
384#define DDRC_ECCCADDR0(X) (DDRC_IPS_BASE_ADDR(X) + 0x84)
385#define DDRC_ECCCADDR1(X) (DDRC_IPS_BASE_ADDR(X) + 0x88)
386#define DDRC_ECCCSYN0(X) (DDRC_IPS_BASE_ADDR(X) + 0x8c)
387#define DDRC_ECCCSYN1(X) (DDRC_IPS_BASE_ADDR(X) + 0x90)
388#define DDRC_ECCCSYN2(X) (DDRC_IPS_BASE_ADDR(X) + 0x94)
389#define DDRC_ECCBITMASK0(X) (DDRC_IPS_BASE_ADDR(X) + 0x98)
390#define DDRC_ECCBITMASK1(X) (DDRC_IPS_BASE_ADDR(X) + 0x9c)
391#define DDRC_ECCBITMASK2(X) (DDRC_IPS_BASE_ADDR(X) + 0xa0)
392#define DDRC_ECCUADDR0(X) (DDRC_IPS_BASE_ADDR(X) + 0xa4)
393#define DDRC_ECCUADDR1(X) (DDRC_IPS_BASE_ADDR(X) + 0xa8)
394#define DDRC_ECCUSYN0(X) (DDRC_IPS_BASE_ADDR(X) + 0xac)
395#define DDRC_ECCUSYN1(X) (DDRC_IPS_BASE_ADDR(X) + 0xb0)
396#define DDRC_ECCUSYN2(X) (DDRC_IPS_BASE_ADDR(X) + 0xb4)
397#define DDRC_ECCPOISONADDR0(X) (DDRC_IPS_BASE_ADDR(X) + 0xb8)
398#define DDRC_ECCPOISONADDR1(X) (DDRC_IPS_BASE_ADDR(X) + 0xbc)
399#define DDRC_CRCPARCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0xc0)
400#define DDRC_CRCPARCTL1(X) (DDRC_IPS_BASE_ADDR(X) + 0xc4)
401#define DDRC_CRCPARCTL2(X) (DDRC_IPS_BASE_ADDR(X) + 0xc8)
402#define DDRC_CRCPARSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0xcc)
403#define DDRC_INIT0(X) (DDRC_IPS_BASE_ADDR(X) + 0xd0)
404#define DDRC_INIT1(X) (DDRC_IPS_BASE_ADDR(X) + 0xd4)
405#define DDRC_INIT2(X) (DDRC_IPS_BASE_ADDR(X) + 0xd8)
406#define DDRC_INIT3(X) (DDRC_IPS_BASE_ADDR(X) + 0xdc)
407#define DDRC_INIT4(X) (DDRC_IPS_BASE_ADDR(X) + 0xe0)
408#define DDRC_INIT5(X) (DDRC_IPS_BASE_ADDR(X) + 0xe4)
409#define DDRC_INIT6(X) (DDRC_IPS_BASE_ADDR(X) + 0xe8)
410#define DDRC_INIT7(X) (DDRC_IPS_BASE_ADDR(X) + 0xec)
411#define DDRC_DIMMCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0xf0)
412#define DDRC_RANKCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0xf4)
413#define DDRC_DRAMTMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x100)
414#define DDRC_DRAMTMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x104)
415#define DDRC_DRAMTMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x108)
416#define DDRC_DRAMTMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x10c)
417#define DDRC_DRAMTMG4(X) (DDRC_IPS_BASE_ADDR(X) + 0x110)
418#define DDRC_DRAMTMG5(X) (DDRC_IPS_BASE_ADDR(X) + 0x114)
419#define DDRC_DRAMTMG6(X) (DDRC_IPS_BASE_ADDR(X) + 0x118)
420#define DDRC_DRAMTMG7(X) (DDRC_IPS_BASE_ADDR(X) + 0x11c)
421#define DDRC_DRAMTMG8(X) (DDRC_IPS_BASE_ADDR(X) + 0x120)
422#define DDRC_DRAMTMG9(X) (DDRC_IPS_BASE_ADDR(X) + 0x124)
423#define DDRC_DRAMTMG10(X) (DDRC_IPS_BASE_ADDR(X) + 0x128)
424#define DDRC_DRAMTMG11(X) (DDRC_IPS_BASE_ADDR(X) + 0x12c)
425#define DDRC_DRAMTMG12(X) (DDRC_IPS_BASE_ADDR(X) + 0x130)
426#define DDRC_DRAMTMG13(X) (DDRC_IPS_BASE_ADDR(X) + 0x134)
427#define DDRC_DRAMTMG14(X) (DDRC_IPS_BASE_ADDR(X) + 0x138)
428#define DDRC_DRAMTMG15(X) (DDRC_IPS_BASE_ADDR(X) + 0x13C)
429#define DDRC_DRAMTMG16(X) (DDRC_IPS_BASE_ADDR(X) + 0x140)
430#define DDRC_DRAMTMG17(X) (DDRC_IPS_BASE_ADDR(X) + 0x144)
431#define DDRC_ZQCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x180)
432#define DDRC_ZQCTL1(X) (DDRC_IPS_BASE_ADDR(X) + 0x184)
433#define DDRC_ZQCTL2(X) (DDRC_IPS_BASE_ADDR(X) + 0x188)
434#define DDRC_ZQSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x18c)
435#define DDRC_DFITMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x190)
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Sherry Sun7957bd62020-01-20 11:13:14 +0800[diff] [blame^]532#define DDRC_SBRSTART0(X) (DDRC_IPS_BASE_ADDR(X) + 0xf38)
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Peng Fan692f9432018-11-20 10:19:57 +0000[diff] [blame]534
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640
641#define DRC_PERF_MON_BASE_ADDR(X) (0x3d800000 + ((X) * 0x2000000))
642#define DRC_PERF_MON_CNT0_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x0)
643#define DRC_PERF_MON_CNT1_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x4)
644#define DRC_PERF_MON_CNT2_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x8)
645#define DRC_PERF_MON_CNT3_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0xC)
646#define DRC_PERF_MON_CNT0_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x20)
647#define DRC_PERF_MON_CNT1_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x24)
648#define DRC_PERF_MON_CNT2_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x28)
649#define DRC_PERF_MON_CNT3_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x2C)
650#define DRC_PERF_MON_MRR0_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x40)
651#define DRC_PERF_MON_MRR1_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x44)
652#define DRC_PERF_MON_MRR2_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x48)
653#define DRC_PERF_MON_MRR3_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x4C)
654#define DRC_PERF_MON_MRR4_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x50)
655#define DRC_PERF_MON_MRR5_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x54)
656#define DRC_PERF_MON_MRR6_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x58)
657#define DRC_PERF_MON_MRR7_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x5C)
658#define DRC_PERF_MON_MRR8_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x60)
659#define DRC_PERF_MON_MRR9_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x64)
660#define DRC_PERF_MON_MRR10_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x68)
661#define DRC_PERF_MON_MRR11_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x6C)
662#define DRC_PERF_MON_MRR12_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x70)
663#define DRC_PERF_MON_MRR13_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x74)
664#define DRC_PERF_MON_MRR14_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x78)
665#define DRC_PERF_MON_MRR15_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x7C)
666
667/* user data type */
668enum fw_type {
669 FW_1D_IMAGE,
670 FW_2D_IMAGE,
671};
672
673struct dram_cfg_param {
674 unsigned int reg;
675 unsigned int val;
676};
677
678struct dram_fsp_msg {
679 unsigned int drate;
680 enum fw_type fw_type;
681 struct dram_cfg_param *fsp_cfg;
682 unsigned int fsp_cfg_num;
683};
684
685struct dram_timing_info {
686 /* umctl2 config */
687 struct dram_cfg_param *ddrc_cfg;
688 unsigned int ddrc_cfg_num;
689 /* ddrphy config */
690 struct dram_cfg_param *ddrphy_cfg;
691 unsigned int ddrphy_cfg_num;
692 /* ddr fsp train info */
693 struct dram_fsp_msg *fsp_msg;
694 unsigned int fsp_msg_num;
695 /* ddr phy trained CSR */
696 struct dram_cfg_param *ddrphy_trained_csr;
697 unsigned int ddrphy_trained_csr_num;
698 /* ddr phy PIE */
699 struct dram_cfg_param *ddrphy_pie;
700 unsigned int ddrphy_pie_num;
701 /* initialized drate table */
702 unsigned int fsp_table[4];
703};
704
705extern struct dram_timing_info dram_timing;
706
707void ddr_load_train_firmware(enum fw_type type);
Frieder Schrempf2a9b1f52019-12-11 10:01:19 +0000[diff] [blame]708int ddr_init(struct dram_timing_info *timing_info);
709int ddr_cfg_phy(struct dram_timing_info *timing_info);
Peng Fan692f9432018-11-20 10:19:57 +0000[diff] [blame]710void load_lpddr4_phy_pie(void);
711void ddrphy_trained_csr_save(struct dram_cfg_param *param, unsigned int num);
712void dram_config_save(struct dram_timing_info *info, unsigned long base);
Sherry Sun7957bd62020-01-20 11:13:14 +0800[diff] [blame^]713void board_dram_ecc_scrub(void);
714void ddrc_inline_ecc_scrub(unsigned int start_address,
715 unsigned int range_address);
716void ddrc_inline_ecc_scrub_end(unsigned int start_address,
717 unsigned int range_address);
Peng Fan692f9432018-11-20 10:19:57 +0000[diff] [blame]718
719/* utils function for ddr phy training */
Frieder Schrempf2a9b1f52019-12-11 10:01:19 +0000[diff] [blame]720int wait_ddrphy_training_complete(void);
Peng Fan692f9432018-11-20 10:19:57 +0000[diff] [blame]721void ddrphy_init_set_dfi_clk(unsigned int drate);
722void ddrphy_init_read_msg_block(enum fw_type type);
723
724static inline void reg32_write(unsigned long addr, u32 val)
725{
726 writel(val, addr);
727}
728
729static inline u32 reg32_read(unsigned long addr)
730{
731 return readl(addr);
732}
733
734static inline void reg32setbit(unsigned long addr, u32 bit)
735{
736 setbits_le32(addr, (1 << bit));
737}
738
739#define dwc_ddrphy_apb_wr(addr, data) \
740 reg32_write(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 4 * (addr), data)
741#define dwc_ddrphy_apb_rd(addr) \
742 reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 4 * (addr))
743
744extern struct dram_cfg_param ddrphy_trained_csr[];
745extern uint32_t ddrphy_trained_csr_num;
746
Peng Fan01be8a92018-01-10 13:20:47 +0800[diff] [blame]747#endif