| Tom Rini | 10e4779 | 2018-05-06 17:58:06 -0400 | [diff] [blame] | 1 | /* SPDX-License-Identifier: GPL-2.0+ */ |
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| 3 | * Copyright 2017 NXP |
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| Peng Fan | 39945c1 | 2018-11-20 10:19:25 +0000 | [diff] [blame] | 6 | #ifndef __ASM_ARCH_IMX8M_DDR_H |
| 7 | #define __ASM_ARCH_IMX8M_DDR_H |
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| Peng Fan | 692f943 | 2018-11-20 10:19:57 +0000 | [diff] [blame^] | 9 | #include <asm/io.h> |
| 10 | #include <asm/types.h> |
| 11 | #include <asm/arch/ddr.h> |
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| Peng Fan | 01be8a9 | 2018-01-10 13:20:47 +0800 | [diff] [blame] | 13 | #define DDRC_DDR_SS_GPR0 0x3d000000 |
| 14 | #define DDRC_IPS_BASE_ADDR_0 0x3f400000 |
| 15 | #define IP2APB_DDRPHY_IPS_BASE_ADDR(X) (0x3c000000 + (X * 0x2000000)) |
| 16 | #define DDRPHY_MEM(X) (0x3c000000 + (X * 0x2000000) + 0x50000) |
| 17 | |
| 18 | struct ddrc_freq { |
| 19 | u32 res0[8]; |
| 20 | u32 derateen; |
| 21 | u32 derateint; |
| 22 | u32 res1[10]; |
| 23 | u32 rfshctl0; |
| 24 | u32 res2[4]; |
| 25 | u32 rfshtmg; |
| 26 | u32 rfshtmg1; |
| 27 | u32 res3[28]; |
| 28 | u32 init3; |
| 29 | u32 init4; |
| 30 | u32 res; |
| 31 | u32 init6; |
| 32 | u32 init7; |
| 33 | u32 res4[4]; |
| 34 | u32 dramtmg0; |
| 35 | u32 dramtmg1; |
| 36 | u32 dramtmg2; |
| 37 | u32 dramtmg3; |
| 38 | u32 dramtmg4; |
| 39 | u32 dramtmg5; |
| 40 | u32 dramtmg6; |
| 41 | u32 dramtmg7; |
| 42 | u32 dramtmg8; |
| 43 | u32 dramtmg9; |
| 44 | u32 dramtmg10; |
| 45 | u32 dramtmg11; |
| 46 | u32 dramtmg12; |
| 47 | u32 dramtmg13; |
| 48 | u32 dramtmg14; |
| 49 | u32 dramtmg15; |
| 50 | u32 dramtmg16; |
| 51 | u32 dramtmg17; |
| 52 | u32 res5[10]; |
| 53 | u32 mramtmg0; |
| 54 | u32 mramtmg1; |
| 55 | u32 mramtmg4; |
| 56 | u32 mramtmg9; |
| 57 | u32 zqctl0; |
| 58 | u32 res6[3]; |
| 59 | u32 dfitmg0; |
| 60 | u32 dfitmg1; |
| 61 | u32 res7[7]; |
| 62 | u32 dfitmg2; |
| 63 | u32 dfitmg3; |
| 64 | u32 res8[33]; |
| 65 | u32 odtcfg; |
| 66 | }; |
| 67 | |
| 68 | struct imx8m_ddrc_regs { |
| 69 | u32 mstr; |
| 70 | u32 stat; |
| 71 | u32 mstr1; |
| 72 | u32 res1; |
| 73 | u32 mrctrl0; |
| 74 | u32 mrctrl1; |
| 75 | u32 mrstat; |
| 76 | u32 mrctrl2; |
| 77 | u32 derateen; |
| 78 | u32 derateint; |
| 79 | u32 mstr2; |
| 80 | u32 res2; |
| 81 | u32 pwrctl; |
| 82 | u32 pwrtmg; |
| 83 | u32 hwlpctl; |
| 84 | u32 hwffcctl; |
| 85 | u32 hwffcstat; |
| 86 | u32 res3[3]; |
| 87 | u32 rfshctl0; |
| 88 | u32 rfshctl1; |
| 89 | u32 rfshctl2; |
| 90 | u32 rfshctl4; |
| 91 | u32 rfshctl3; |
| 92 | u32 rfshtmg; |
| 93 | u32 rfshtmg1; |
| 94 | u32 res4; |
| 95 | u32 ecccfg0; |
| 96 | u32 ecccfg1; |
| 97 | u32 eccstat; |
| 98 | u32 eccclr; |
| 99 | u32 eccerrcnt; |
| 100 | u32 ecccaddr0; |
| 101 | u32 ecccaddr1; |
| 102 | u32 ecccsyn0; |
| 103 | u32 ecccsyn1; |
| 104 | u32 ecccsyn2; |
| 105 | u32 eccbitmask0; |
| 106 | u32 eccbitmask1; |
| 107 | u32 eccbitmask2; |
| 108 | u32 eccuaddr0; |
| 109 | u32 eccuaddr1; |
| 110 | u32 eccusyn0; |
| 111 | u32 eccusyn1; |
| 112 | u32 eccusyn2; |
| 113 | u32 eccpoisonaddr0; |
| 114 | u32 eccpoisonaddr1; |
| 115 | u32 crcparctl0; |
| 116 | u32 crcparctl1; |
| 117 | u32 crcparctl2; |
| 118 | u32 crcparstat; |
| 119 | u32 init0; |
| 120 | u32 init1; |
| 121 | u32 init2; |
| 122 | u32 init3; |
| 123 | u32 init4; |
| 124 | u32 init5; |
| 125 | u32 init6; |
| 126 | u32 init7; |
| 127 | u32 dimmctl; |
| 128 | u32 rankctl; |
| 129 | u32 res5; |
| 130 | u32 chctl; |
| 131 | u32 dramtmg0; |
| 132 | u32 dramtmg1; |
| 133 | u32 dramtmg2; |
| 134 | u32 dramtmg3; |
| 135 | u32 dramtmg4; |
| 136 | u32 dramtmg5; |
| 137 | u32 dramtmg6; |
| 138 | u32 dramtmg7; |
| 139 | u32 dramtmg8; |
| 140 | u32 dramtmg9; |
| 141 | u32 dramtmg10; |
| 142 | u32 dramtmg11; |
| 143 | u32 dramtmg12; |
| 144 | u32 dramtmg13; |
| 145 | u32 dramtmg14; |
| 146 | u32 dramtmg15; |
| 147 | u32 dramtmg16; |
| 148 | u32 dramtmg17; |
| 149 | u32 res6[10]; |
| 150 | u32 mramtmg0; |
| 151 | u32 mramtmg1; |
| 152 | u32 mramtmg4; |
| 153 | u32 mramtmg9; |
| 154 | u32 zqctl0; |
| 155 | u32 zqctl1; |
| 156 | u32 zqctl2; |
| 157 | u32 zqstat; |
| 158 | u32 dfitmg0; |
| 159 | u32 dfitmg1; |
| 160 | u32 dfilpcfg0; |
| 161 | u32 dfilpcfg1; |
| 162 | u32 dfiupd0; |
| 163 | u32 dfiupd1; |
| 164 | u32 dfiupd2; |
| 165 | u32 res7; |
| 166 | u32 dfimisc; |
| 167 | u32 dfitmg2; |
| 168 | u32 dfitmg3; |
| 169 | u32 dfistat; |
| 170 | u32 dbictl; |
| 171 | u32 dfiphymstr; |
| 172 | u32 res8[14]; |
| 173 | u32 addrmap0; |
| 174 | u32 addrmap1; |
| 175 | u32 addrmap2; |
| 176 | u32 addrmap3; |
| 177 | u32 addrmap4; |
| 178 | u32 addrmap5; |
| 179 | u32 addrmap6; |
| 180 | u32 addrmap7; |
| 181 | u32 addrmap8; |
| 182 | u32 addrmap9; |
| 183 | u32 addrmap10; |
| 184 | u32 addrmap11; |
| 185 | u32 res9[4]; |
| 186 | u32 odtcfg; |
| 187 | u32 odtmap; |
| 188 | u32 res10[2]; |
| 189 | u32 sched; |
| 190 | u32 sched1; |
| 191 | u32 sched2; |
| 192 | u32 perfhpr1; |
| 193 | u32 res11; |
| 194 | u32 perflpr1; |
| 195 | u32 res12; |
| 196 | u32 perfwr1; |
| 197 | u32 res13[4]; |
| 198 | u32 dqmap0; |
| 199 | u32 dqmap1; |
| 200 | u32 dqmap2; |
| 201 | u32 dqmap3; |
| 202 | u32 dqmap4; |
| 203 | u32 dqmap5; |
| 204 | u32 res14[26]; |
| 205 | u32 dbg0; |
| 206 | u32 dbg1; |
| 207 | u32 dbgcam; |
| 208 | u32 dbgcmd; |
| 209 | u32 dbgstat; |
| 210 | u32 res15[3]; |
| 211 | u32 swctl; |
| 212 | u32 swstat; |
| 213 | u32 res16[2]; |
| 214 | u32 ocparcfg0; |
| 215 | u32 ocparcfg1; |
| 216 | u32 ocparcfg2; |
| 217 | u32 ocparcfg3; |
| 218 | u32 ocparstat0; |
| 219 | u32 ocparstat1; |
| 220 | u32 ocparwlog0; |
| 221 | u32 ocparwlog1; |
| 222 | u32 ocparwlog2; |
| 223 | u32 ocparawlog0; |
| 224 | u32 ocparawlog1; |
| 225 | u32 ocparrlog0; |
| 226 | u32 ocparrlog1; |
| 227 | u32 ocpararlog0; |
| 228 | u32 ocpararlog1; |
| 229 | u32 poisoncfg; |
| 230 | u32 poisonstat; |
| 231 | u32 adveccindex; |
| 232 | union { |
| 233 | u32 adveccstat; |
| 234 | u32 eccapstat; |
| 235 | }; |
| 236 | u32 eccpoisonpat0; |
| 237 | u32 eccpoisonpat1; |
| 238 | u32 eccpoisonpat2; |
| 239 | u32 res17[6]; |
| 240 | u32 caparpoisonctl; |
| 241 | u32 caparpoisonstat; |
| 242 | u32 res18[2]; |
| 243 | u32 dynbsmstat; |
| 244 | u32 res19[18]; |
| 245 | u32 pstat; |
| 246 | u32 pccfg; |
| 247 | struct { |
| 248 | u32 pcfgr; |
| 249 | u32 pcfgw; |
| 250 | u32 pcfgc; |
| 251 | struct { |
| 252 | u32 pcfgidmaskch0; |
| 253 | u32 pcfidvaluech0; |
| 254 | } pcfgid[16]; |
| 255 | u32 pctrl; |
| 256 | u32 pcfgqos0; |
| 257 | u32 pcfgqos1; |
| 258 | u32 pcfgwqos0; |
| 259 | u32 pcfgwqos1; |
| 260 | u32 res[4]; |
| 261 | } pcfg[16]; |
| 262 | struct { |
| 263 | u32 sarbase; |
| 264 | u32 sarsize; |
| 265 | } sar[4]; |
| 266 | u32 sbrctl; |
| 267 | u32 sbrstat; |
| 268 | u32 sbrwdata0; |
| 269 | u32 sbrwdata1; |
| 270 | u32 pdch; |
| 271 | u32 res20[755]; |
| 272 | /* umctl2_regs_dch1 */ |
| 273 | u32 ch1_stat; |
| 274 | u32 res21[2]; |
| 275 | u32 ch1_mrctrl0; |
| 276 | u32 ch1_mrctrl1; |
| 277 | u32 ch1_mrstat; |
| 278 | u32 ch1_mrctrl2; |
| 279 | u32 res22[4]; |
| 280 | u32 ch1_pwrctl; |
| 281 | u32 ch1_pwrtmg; |
| 282 | u32 ch1_hwlpctl; |
| 283 | u32 res23[15]; |
| 284 | u32 ch1_eccstat; |
| 285 | u32 ch1_eccclr; |
| 286 | u32 ch1_eccerrcnt; |
| 287 | u32 ch1_ecccaddr0; |
| 288 | u32 ch1_ecccaddr1; |
| 289 | u32 ch1_ecccsyn0; |
| 290 | u32 ch1_ecccsyn1; |
| 291 | u32 ch1_ecccsyn2; |
| 292 | u32 ch1_eccbitmask0; |
| 293 | u32 ch1_eccbitmask1; |
| 294 | u32 ch1_eccbitmask2; |
| 295 | u32 ch1_eccuaddr0; |
| 296 | u32 ch1_eccuaddr1; |
| 297 | u32 ch1_eccusyn0; |
| 298 | u32 ch1_eccusyn1; |
| 299 | u32 ch1_eccusyn2; |
| 300 | u32 res24[2]; |
| 301 | u32 ch1_crcparctl0; |
| 302 | u32 res25[2]; |
| 303 | u32 ch1_crcparstat; |
| 304 | u32 res26[46]; |
| 305 | u32 ch1_zqctl2; |
| 306 | u32 ch1_zqstat; |
| 307 | u32 res27[11]; |
| 308 | u32 ch1_dfistat; |
| 309 | u32 res28[33]; |
| 310 | u32 ch1_odtmap; |
| 311 | u32 res29[47]; |
| 312 | u32 ch1_dbg1; |
| 313 | u32 ch1_dbgcam; |
| 314 | u32 ch1_dbgcmd; |
| 315 | u32 ch1_dbgstat; |
| 316 | u32 res30[123]; |
| 317 | /* umctl2_regs_freq1 */ |
| 318 | struct ddrc_freq freq1; |
| 319 | u32 res31[109]; |
| 320 | /* umctl2_regs_addrmap_alt */ |
| 321 | u32 addrmap0_alt; |
| 322 | u32 addrmap1_alt; |
| 323 | u32 addrmap2_alt; |
| 324 | u32 addrmap3_alt; |
| 325 | u32 addrmap4_alt; |
| 326 | u32 addrmap5_alt; |
| 327 | u32 addrmap6_alt; |
| 328 | u32 addrmap7_alt; |
| 329 | u32 addrmap8_alt; |
| 330 | u32 addrmap9_alt; |
| 331 | u32 addrmap10_alt; |
| 332 | u32 addrmap11_alt; |
| 333 | u32 res32[758]; |
| 334 | /* umctl2_regs_freq2 */ |
| 335 | struct ddrc_freq freq2; |
| 336 | u32 res33[879]; |
| 337 | /* umctl2_regs_freq3 */ |
| 338 | struct ddrc_freq freq3; |
| 339 | }; |
| 340 | |
| 341 | struct imx8m_ddrphy_regs { |
| 342 | u32 reg[0xf0000]; |
| 343 | }; |
| 344 | |
| 345 | /* PHY State */ |
| 346 | enum pstate { |
| 347 | PS0, |
| 348 | PS1, |
| 349 | PS2, |
| 350 | PS3, |
| 351 | }; |
| 352 | |
| 353 | enum msg_response { |
| 354 | TRAIN_SUCCESS = 0x7, |
| 355 | TRAIN_STREAM_START = 0x8, |
| 356 | TRAIN_FAIL = 0xff, |
| 357 | }; |
| 358 | |
| Peng Fan | 692f943 | 2018-11-20 10:19:57 +0000 | [diff] [blame^] | 359 | #define DDRC_MSTR_0 0x3d400000 |
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| 364 | #define DDRC_MRSTAT_0 0x3d400018 |
| 365 | #define DDRC_MRCTRL2_0 0x3d40001c |
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| 368 | #define DDRC_MSTR2_0 0x3d400028 |
| 369 | #define DDRC_PWRCTL_0 0x3d400030 |
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| 373 | #define DDRC_HWFFCSTAT_0 0x3d400040 |
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| 411 | #define DDRC_DIMMCTL_0 0x3d4000f0 |
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| 416 | #define DDRC_DRAMTMG3_0 0x3d40010c |
| 417 | #define DDRC_DRAMTMG4_0 0x3d400110 |
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| 419 | #define DDRC_DRAMTMG6_0 0x3d400118 |
| 420 | #define DDRC_DRAMTMG7_0 0x3d40011c |
| 421 | #define DDRC_DRAMTMG8_0 0x3d400120 |
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| 545 | |
| 546 | /**********************/ |
| 547 | #define DDRC_MSTR(X) (DDRC_IPS_BASE_ADDR(X) + 0x00) |
| 548 | #define DDRC_STAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x04) |
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| 550 | #define DDRC_MRCTRL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x10) |
| 551 | #define DDRC_MRCTRL1(X) (DDRC_IPS_BASE_ADDR(X) + 0x14) |
| 552 | #define DDRC_MRSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x18) |
| 553 | #define DDRC_MRCTRL2(X) (DDRC_IPS_BASE_ADDR(X) + 0x1c) |
| 554 | #define DDRC_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x20) |
| 555 | #define DDRC_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x24) |
| 556 | #define DDRC_MSTR2(X) (DDRC_IPS_BASE_ADDR(X) + 0x28) |
| 557 | #define DDRC_PWRCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0x30) |
| 558 | #define DDRC_PWRTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x34) |
| 559 | #define DDRC_HWLPCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0x38) |
| 560 | #define DDRC_HWFFCCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0x3c) |
| 561 | #define DDRC_HWFFCSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x40) |
| 562 | #define DDRC_RFSHCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x50) |
| 563 | #define DDRC_RFSHCTL1(X) (DDRC_IPS_BASE_ADDR(X) + 0x54) |
| 564 | #define DDRC_RFSHCTL2(X) (DDRC_IPS_BASE_ADDR(X) + 0x58) |
| 565 | #define DDRC_RFSHCTL3(X) (DDRC_IPS_BASE_ADDR(X) + 0x60) |
| 566 | #define DDRC_RFSHTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x64) |
| 567 | #define DDRC_ECCCFG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x70) |
| 568 | #define DDRC_ECCCFG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x74) |
| 569 | #define DDRC_ECCSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x78) |
| 570 | #define DDRC_ECCCLR(X) (DDRC_IPS_BASE_ADDR(X) + 0x7c) |
| 571 | #define DDRC_ECCERRCNT(X) (DDRC_IPS_BASE_ADDR(X) + 0x80) |
| 572 | #define DDRC_ECCCADDR0(X) (DDRC_IPS_BASE_ADDR(X) + 0x84) |
| 573 | #define DDRC_ECCCADDR1(X) (DDRC_IPS_BASE_ADDR(X) + 0x88) |
| 574 | #define DDRC_ECCCSYN0(X) (DDRC_IPS_BASE_ADDR(X) + 0x8c) |
| 575 | #define DDRC_ECCCSYN1(X) (DDRC_IPS_BASE_ADDR(X) + 0x90) |
| 576 | #define DDRC_ECCCSYN2(X) (DDRC_IPS_BASE_ADDR(X) + 0x94) |
| 577 | #define DDRC_ECCBITMASK0(X) (DDRC_IPS_BASE_ADDR(X) + 0x98) |
| 578 | #define DDRC_ECCBITMASK1(X) (DDRC_IPS_BASE_ADDR(X) + 0x9c) |
| 579 | #define DDRC_ECCBITMASK2(X) (DDRC_IPS_BASE_ADDR(X) + 0xa0) |
| 580 | #define DDRC_ECCUADDR0(X) (DDRC_IPS_BASE_ADDR(X) + 0xa4) |
| 581 | #define DDRC_ECCUADDR1(X) (DDRC_IPS_BASE_ADDR(X) + 0xa8) |
| 582 | #define DDRC_ECCUSYN0(X) (DDRC_IPS_BASE_ADDR(X) + 0xac) |
| 583 | #define DDRC_ECCUSYN1(X) (DDRC_IPS_BASE_ADDR(X) + 0xb0) |
| 584 | #define DDRC_ECCUSYN2(X) (DDRC_IPS_BASE_ADDR(X) + 0xb4) |
| 585 | #define DDRC_ECCPOISONADDR0(X) (DDRC_IPS_BASE_ADDR(X) + 0xb8) |
| 586 | #define DDRC_ECCPOISONADDR1(X) (DDRC_IPS_BASE_ADDR(X) + 0xbc) |
| 587 | #define DDRC_CRCPARCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0xc0) |
| 588 | #define DDRC_CRCPARCTL1(X) (DDRC_IPS_BASE_ADDR(X) + 0xc4) |
| 589 | #define DDRC_CRCPARCTL2(X) (DDRC_IPS_BASE_ADDR(X) + 0xc8) |
| 590 | #define DDRC_CRCPARSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0xcc) |
| 591 | #define DDRC_INIT0(X) (DDRC_IPS_BASE_ADDR(X) + 0xd0) |
| 592 | #define DDRC_INIT1(X) (DDRC_IPS_BASE_ADDR(X) + 0xd4) |
| 593 | #define DDRC_INIT2(X) (DDRC_IPS_BASE_ADDR(X) + 0xd8) |
| 594 | #define DDRC_INIT3(X) (DDRC_IPS_BASE_ADDR(X) + 0xdc) |
| 595 | #define DDRC_INIT4(X) (DDRC_IPS_BASE_ADDR(X) + 0xe0) |
| 596 | #define DDRC_INIT5(X) (DDRC_IPS_BASE_ADDR(X) + 0xe4) |
| 597 | #define DDRC_INIT6(X) (DDRC_IPS_BASE_ADDR(X) + 0xe8) |
| 598 | #define DDRC_INIT7(X) (DDRC_IPS_BASE_ADDR(X) + 0xec) |
| 599 | #define DDRC_DIMMCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0xf0) |
| 600 | #define DDRC_RANKCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0xf4) |
| 601 | #define DDRC_DRAMTMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x100) |
| 602 | #define DDRC_DRAMTMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x104) |
| 603 | #define DDRC_DRAMTMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x108) |
| 604 | #define DDRC_DRAMTMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x10c) |
| 605 | #define DDRC_DRAMTMG4(X) (DDRC_IPS_BASE_ADDR(X) + 0x110) |
| 606 | #define DDRC_DRAMTMG5(X) (DDRC_IPS_BASE_ADDR(X) + 0x114) |
| 607 | #define DDRC_DRAMTMG6(X) (DDRC_IPS_BASE_ADDR(X) + 0x118) |
| 608 | #define DDRC_DRAMTMG7(X) (DDRC_IPS_BASE_ADDR(X) + 0x11c) |
| 609 | #define DDRC_DRAMTMG8(X) (DDRC_IPS_BASE_ADDR(X) + 0x120) |
| 610 | #define DDRC_DRAMTMG9(X) (DDRC_IPS_BASE_ADDR(X) + 0x124) |
| 611 | #define DDRC_DRAMTMG10(X) (DDRC_IPS_BASE_ADDR(X) + 0x128) |
| 612 | #define DDRC_DRAMTMG11(X) (DDRC_IPS_BASE_ADDR(X) + 0x12c) |
| 613 | #define DDRC_DRAMTMG12(X) (DDRC_IPS_BASE_ADDR(X) + 0x130) |
| 614 | #define DDRC_DRAMTMG13(X) (DDRC_IPS_BASE_ADDR(X) + 0x134) |
| 615 | #define DDRC_DRAMTMG14(X) (DDRC_IPS_BASE_ADDR(X) + 0x138) |
| 616 | #define DDRC_DRAMTMG15(X) (DDRC_IPS_BASE_ADDR(X) + 0x13C) |
| 617 | #define DDRC_DRAMTMG16(X) (DDRC_IPS_BASE_ADDR(X) + 0x140) |
| 618 | #define DDRC_DRAMTMG17(X) (DDRC_IPS_BASE_ADDR(X) + 0x144) |
| 619 | #define DDRC_ZQCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x180) |
| 620 | #define DDRC_ZQCTL1(X) (DDRC_IPS_BASE_ADDR(X) + 0x184) |
| 621 | #define DDRC_ZQCTL2(X) (DDRC_IPS_BASE_ADDR(X) + 0x188) |
| 622 | #define DDRC_ZQSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x18c) |
| 623 | #define DDRC_DFITMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x190) |
| 624 | #define DDRC_DFITMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x194) |
| 625 | #define DDRC_DFILPCFG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x198) |
| 626 | #define DDRC_DFILPCFG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x19c) |
| 627 | #define DDRC_DFIUPD0(X) (DDRC_IPS_BASE_ADDR(X) + 0x1a0) |
| 628 | #define DDRC_DFIUPD1(X) (DDRC_IPS_BASE_ADDR(X) + 0x1a4) |
| 629 | #define DDRC_DFIUPD2(X) (DDRC_IPS_BASE_ADDR(X) + 0x1a8) |
| 630 | #define DDRC_DFIMISC(X) (DDRC_IPS_BASE_ADDR(X) + 0x1b0) |
| 631 | #define DDRC_DFITMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x1b4) |
| 632 | #define DDRC_DFITMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x1b8) |
| 633 | #define DDRC_DFISTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x1bc) |
| 634 | #define DDRC_DBICTL(X) (DDRC_IPS_BASE_ADDR(X) + 0x1c0) |
| 635 | #define DDRC_DFIPHYMSTR(X) (DDRC_IPS_BASE_ADDR(X) + 0x1c4) |
| 636 | #define DDRC_TRAINCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x1d0) |
| 637 | #define DDRC_TRAINCTL1(X) (DDRC_IPS_BASE_ADDR(X) + 0x1d4) |
| 638 | #define DDRC_TRAINCTL2(X) (DDRC_IPS_BASE_ADDR(X) + 0x1d8) |
| 639 | #define DDRC_TRAINSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x1dc) |
| 640 | #define DDRC_ADDRMAP0(X) (DDRC_IPS_BASE_ADDR(X) + 0x200) |
| 641 | #define DDRC_ADDRMAP1(X) (DDRC_IPS_BASE_ADDR(X) + 0x204) |
| 642 | #define DDRC_ADDRMAP2(X) (DDRC_IPS_BASE_ADDR(X) + 0x208) |
| 643 | #define DDRC_ADDRMAP3(X) (DDRC_IPS_BASE_ADDR(X) + 0x20c) |
| 644 | #define DDRC_ADDRMAP4(X) (DDRC_IPS_BASE_ADDR(X) + 0x210) |
| 645 | #define DDRC_ADDRMAP5(X) (DDRC_IPS_BASE_ADDR(X) + 0x214) |
| 646 | #define DDRC_ADDRMAP6(X) (DDRC_IPS_BASE_ADDR(X) + 0x218) |
| 647 | #define DDRC_ADDRMAP7(X) (DDRC_IPS_BASE_ADDR(X) + 0x21c) |
| 648 | #define DDRC_ADDRMAP8(X) (DDRC_IPS_BASE_ADDR(X) + 0x220) |
| 649 | #define DDRC_ADDRMAP9(X) (DDRC_IPS_BASE_ADDR(X) + 0x224) |
| 650 | #define DDRC_ADDRMAP10(X) (DDRC_IPS_BASE_ADDR(X) + 0x228) |
| 651 | #define DDRC_ADDRMAP11(X) (DDRC_IPS_BASE_ADDR(X) + 0x22c) |
| 652 | #define DDRC_ODTCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x240) |
| 653 | #define DDRC_ODTMAP(X) (DDRC_IPS_BASE_ADDR(X) + 0x244) |
| 654 | #define DDRC_SCHED(X) (DDRC_IPS_BASE_ADDR(X) + 0x250) |
| 655 | #define DDRC_SCHED1(X) (DDRC_IPS_BASE_ADDR(X) + 0x254) |
| 656 | #define DDRC_PERFHPR1(X) (DDRC_IPS_BASE_ADDR(X) + 0x25c) |
| 657 | #define DDRC_PERFLPR1(X) (DDRC_IPS_BASE_ADDR(X) + 0x264) |
| 658 | #define DDRC_PERFWR1(X) (DDRC_IPS_BASE_ADDR(X) + 0x26c) |
| 659 | #define DDRC_PERFVPR1(X) (DDRC_IPS_BASE_ADDR(X) + 0x274) |
| 660 | #define DDRC_PERFVPW1(X) (DDRC_IPS_BASE_ADDR(X) + 0x278) |
| 661 | #define DDRC_DQMAP0(X) (DDRC_IPS_BASE_ADDR(X) + 0x280) |
| 662 | #define DDRC_DQMAP1(X) (DDRC_IPS_BASE_ADDR(X) + 0x284) |
| 663 | #define DDRC_DQMAP2(X) (DDRC_IPS_BASE_ADDR(X) + 0x288) |
| 664 | #define DDRC_DQMAP3(X) (DDRC_IPS_BASE_ADDR(X) + 0x28c) |
| 665 | #define DDRC_DQMAP4(X) (DDRC_IPS_BASE_ADDR(X) + 0x290) |
| 666 | #define DDRC_DQMAP5(X) (DDRC_IPS_BASE_ADDR(X) + 0x294) |
| 667 | #define DDRC_DBG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x300) |
| 668 | #define DDRC_DBG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x304) |
| 669 | #define DDRC_DBGCAM(X) (DDRC_IPS_BASE_ADDR(X) + 0x308) |
| 670 | #define DDRC_DBGCMD(X) (DDRC_IPS_BASE_ADDR(X) + 0x30c) |
| 671 | #define DDRC_DBGSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x310) |
| 672 | #define DDRC_SWCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0x320) |
| 673 | #define DDRC_SWSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x324) |
| 674 | #define DDRC_OCPARCFG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x330) |
| 675 | #define DDRC_OCPARCFG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x334) |
| 676 | #define DDRC_OCPARCFG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x338) |
| 677 | #define DDRC_OCPARCFG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x33c) |
| 678 | #define DDRC_OCPARSTAT0(X) (DDRC_IPS_BASE_ADDR(X) + 0x340) |
| 679 | #define DDRC_OCPARSTAT1(X) (DDRC_IPS_BASE_ADDR(X) + 0x344) |
| 680 | #define DDRC_OCPARWLOG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x348) |
| 681 | #define DDRC_OCPARWLOG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x34c) |
| 682 | #define DDRC_OCPARWLOG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x350) |
| 683 | #define DDRC_OCPARAWLOG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x354) |
| 684 | #define DDRC_OCPARAWLOG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x358) |
| 685 | #define DDRC_OCPARRLOG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x35c) |
| 686 | #define DDRC_OCPARRLOG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x360) |
| 687 | #define DDRC_OCPARARLOG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x364) |
| 688 | #define DDRC_OCPARARLOG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x368) |
| 689 | #define DDRC_POISONCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x36C) |
| 690 | #define DDRC_POISONSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x370) |
| 691 | |
| 692 | #define DDRC_PSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0x3fc) |
| 693 | #define DDRC_PCCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x400) |
| 694 | #define DDRC_PCFGR_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x404) |
| 695 | #define DDRC_PCFGR_1(X) (DDRC_IPS_BASE_ADDR(X) + 1 * 0xb0 + 0x404) |
| 696 | #define DDRC_PCFGR_2(X) (DDRC_IPS_BASE_ADDR(X) + 2 * 0xb0 + 0x404) |
| 697 | #define DDRC_PCFGR_3(X) (DDRC_IPS_BASE_ADDR(X) + 3 * 0xb0 + 0x404) |
| 698 | #define DDRC_PCFGW_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x408) |
| 699 | #define DDRC_PCFGW_1(X) (DDRC_IPS_BASE_ADDR(X) + 1 * 0xb0 + 0x408) |
| 700 | #define DDRC_PCFGW_2(X) (DDRC_IPS_BASE_ADDR(X) + 2 * 0xb0 + 0x408) |
| 701 | #define DDRC_PCFGW_3(X) (DDRC_IPS_BASE_ADDR(X) + 3 * 0xb0 + 0x408) |
| 702 | #define DDRC_PCFGC_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x40c) |
| 703 | #define DDRC_PCFGIDMASKCH(X) (DDRC_IPS_BASE_ADDR(X) + 0x410) |
| 704 | #define DDRC_PCFGIDVALUECH(X) (DDRC_IPS_BASE_ADDR(X) + 0x414) |
| 705 | #define DDRC_PCTRL_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x490) |
| 706 | #define DDRC_PCTRL_1(X) (DDRC_IPS_BASE_ADDR(X) + 0x490 + 1 * 0xb0) |
| 707 | #define DDRC_PCTRL_2(X) (DDRC_IPS_BASE_ADDR(X) + 0x490 + 2 * 0xb0) |
| 708 | #define DDRC_PCTRL_3(X) (DDRC_IPS_BASE_ADDR(X) + 0x490 + 3 * 0xb0) |
| 709 | #define DDRC_PCFGQOS0_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x494) |
| 710 | #define DDRC_PCFGQOS1_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x498) |
| 711 | #define DDRC_PCFGWQOS0_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x49c) |
| 712 | #define DDRC_PCFGWQOS1_0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4a0) |
| 713 | #define DDRC_SARBASE0(X) (DDRC_IPS_BASE_ADDR(X) + 0xf04) |
| 714 | #define DDRC_SARSIZE0(X) (DDRC_IPS_BASE_ADDR(X) + 0xf08) |
| 715 | #define DDRC_SBRCTL(X) (DDRC_IPS_BASE_ADDR(X) + 0xf24) |
| 716 | #define DDRC_SBRSTAT(X) (DDRC_IPS_BASE_ADDR(X) + 0xf28) |
| 717 | #define DDRC_SBRWDATA0(X) (DDRC_IPS_BASE_ADDR(X) + 0xf2c) |
| 718 | #define DDRC_SBRWDATA1(X) (DDRC_IPS_BASE_ADDR(X) + 0xf30) |
| 719 | #define DDRC_PDCH(X) (DDRC_IPS_BASE_ADDR(X) + 0xf34) |
| 720 | |
| 721 | #define DDRC_FREQ1_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x2020) |
| 722 | #define DDRC_FREQ1_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x2024) |
| 723 | #define DDRC_FREQ1_RFSHCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x2050) |
| 724 | #define DDRC_FREQ1_RFSHTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x2064) |
| 725 | #define DDRC_FREQ1_INIT3(X) (DDRC_IPS_BASE_ADDR(X) + 0x20dc) |
| 726 | #define DDRC_FREQ1_INIT4(X) (DDRC_IPS_BASE_ADDR(X) + 0x20e0) |
| 727 | #define DDRC_FREQ1_INIT6(X) (DDRC_IPS_BASE_ADDR(X) + 0x20e8) |
| 728 | #define DDRC_FREQ1_INIT7(X) (DDRC_IPS_BASE_ADDR(X) + 0x20ec) |
| 729 | #define DDRC_FREQ1_DRAMTMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x2100) |
| 730 | #define DDRC_FREQ1_DRAMTMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x2104) |
| 731 | #define DDRC_FREQ1_DRAMTMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x2108) |
| 732 | #define DDRC_FREQ1_DRAMTMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x210c) |
| 733 | #define DDRC_FREQ1_DRAMTMG4(X) (DDRC_IPS_BASE_ADDR(X) + 0x2110) |
| 734 | #define DDRC_FREQ1_DRAMTMG5(X) (DDRC_IPS_BASE_ADDR(X) + 0x2114) |
| 735 | #define DDRC_FREQ1_DRAMTMG6(X) (DDRC_IPS_BASE_ADDR(X) + 0x2118) |
| 736 | #define DDRC_FREQ1_DRAMTMG7(X) (DDRC_IPS_BASE_ADDR(X) + 0x211c) |
| 737 | #define DDRC_FREQ1_DRAMTMG8(X) (DDRC_IPS_BASE_ADDR(X) + 0x2120) |
| 738 | #define DDRC_FREQ1_DRAMTMG9(X) (DDRC_IPS_BASE_ADDR(X) + 0x2124) |
| 739 | #define DDRC_FREQ1_DRAMTMG10(X) (DDRC_IPS_BASE_ADDR(X) + 0x2128) |
| 740 | #define DDRC_FREQ1_DRAMTMG11(X) (DDRC_IPS_BASE_ADDR(X) + 0x212c) |
| 741 | #define DDRC_FREQ1_DRAMTMG12(X) (DDRC_IPS_BASE_ADDR(X) + 0x2130) |
| 742 | #define DDRC_FREQ1_DRAMTMG13(X) (DDRC_IPS_BASE_ADDR(X) + 0x2134) |
| 743 | #define DDRC_FREQ1_DRAMTMG14(X) (DDRC_IPS_BASE_ADDR(X) + 0x2138) |
| 744 | #define DDRC_FREQ1_DRAMTMG15(X) (DDRC_IPS_BASE_ADDR(X) + 0x213C) |
| 745 | #define DDRC_FREQ1_DRAMTMG16(X) (DDRC_IPS_BASE_ADDR(X) + 0x2140) |
| 746 | #define DDRC_FREQ1_DRAMTMG17(X) (DDRC_IPS_BASE_ADDR(X) + 0x2144) |
| 747 | #define DDRC_FREQ1_ZQCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x2180) |
| 748 | #define DDRC_FREQ1_DFITMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x2190) |
| 749 | #define DDRC_FREQ1_DFITMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x2194) |
| 750 | #define DDRC_FREQ1_DFITMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x21b4) |
| 751 | #define DDRC_FREQ1_DFITMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x21b8) |
| 752 | #define DDRC_FREQ1_ODTCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x2240) |
| 753 | |
| 754 | #define DDRC_FREQ2_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x3020) |
| 755 | #define DDRC_FREQ2_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x3024) |
| 756 | #define DDRC_FREQ2_RFSHCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x3050) |
| 757 | #define DDRC_FREQ2_RFSHTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x3064) |
| 758 | #define DDRC_FREQ2_INIT3(X) (DDRC_IPS_BASE_ADDR(X) + 0x30dc) |
| 759 | #define DDRC_FREQ2_INIT4(X) (DDRC_IPS_BASE_ADDR(X) + 0x30e0) |
| 760 | #define DDRC_FREQ2_INIT6(X) (DDRC_IPS_BASE_ADDR(X) + 0x30e8) |
| 761 | #define DDRC_FREQ2_INIT7(X) (DDRC_IPS_BASE_ADDR(X) + 0x30ec) |
| 762 | #define DDRC_FREQ2_DRAMTMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x3100) |
| 763 | #define DDRC_FREQ2_DRAMTMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x3104) |
| 764 | #define DDRC_FREQ2_DRAMTMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x3108) |
| 765 | #define DDRC_FREQ2_DRAMTMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x310c) |
| 766 | #define DDRC_FREQ2_DRAMTMG4(X) (DDRC_IPS_BASE_ADDR(X) + 0x3110) |
| 767 | #define DDRC_FREQ2_DRAMTMG5(X) (DDRC_IPS_BASE_ADDR(X) + 0x3114) |
| 768 | #define DDRC_FREQ2_DRAMTMG6(X) (DDRC_IPS_BASE_ADDR(X) + 0x3118) |
| 769 | #define DDRC_FREQ2_DRAMTMG7(X) (DDRC_IPS_BASE_ADDR(X) + 0x311c) |
| 770 | #define DDRC_FREQ2_DRAMTMG8(X) (DDRC_IPS_BASE_ADDR(X) + 0x3120) |
| 771 | #define DDRC_FREQ2_DRAMTMG9(X) (DDRC_IPS_BASE_ADDR(X) + 0x3124) |
| 772 | #define DDRC_FREQ2_DRAMTMG10(X) (DDRC_IPS_BASE_ADDR(X) + 0x3128) |
| 773 | #define DDRC_FREQ2_DRAMTMG11(X) (DDRC_IPS_BASE_ADDR(X) + 0x312c) |
| 774 | #define DDRC_FREQ2_DRAMTMG12(X) (DDRC_IPS_BASE_ADDR(X) + 0x3130) |
| 775 | #define DDRC_FREQ2_DRAMTMG13(X) (DDRC_IPS_BASE_ADDR(X) + 0x3134) |
| 776 | #define DDRC_FREQ2_DRAMTMG14(X) (DDRC_IPS_BASE_ADDR(X) + 0x3138) |
| 777 | #define DDRC_FREQ2_DRAMTMG15(X) (DDRC_IPS_BASE_ADDR(X) + 0x313C) |
| 778 | #define DDRC_FREQ2_DRAMTMG16(X) (DDRC_IPS_BASE_ADDR(X) + 0x3140) |
| 779 | #define DDRC_FREQ2_DRAMTMG17(X) (DDRC_IPS_BASE_ADDR(X) + 0x3144) |
| 780 | #define DDRC_FREQ2_ZQCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x3180) |
| 781 | #define DDRC_FREQ2_DFITMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x3190) |
| 782 | #define DDRC_FREQ2_DFITMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x3194) |
| 783 | #define DDRC_FREQ2_DFITMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x31b4) |
| 784 | #define DDRC_FREQ2_DFITMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x31b8) |
| 785 | #define DDRC_FREQ2_ODTCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x3240) |
| 786 | |
| 787 | #define DDRC_FREQ3_DERATEEN(X) (DDRC_IPS_BASE_ADDR(X) + 0x4020) |
| 788 | #define DDRC_FREQ3_DERATEINT(X) (DDRC_IPS_BASE_ADDR(X) + 0x4024) |
| 789 | #define DDRC_FREQ3_RFSHCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4050) |
| 790 | #define DDRC_FREQ3_RFSHTMG(X) (DDRC_IPS_BASE_ADDR(X) + 0x4064) |
| 791 | #define DDRC_FREQ3_INIT3(X) (DDRC_IPS_BASE_ADDR(X) + 0x40dc) |
| 792 | #define DDRC_FREQ3_INIT4(X) (DDRC_IPS_BASE_ADDR(X) + 0x40e0) |
| 793 | #define DDRC_FREQ3_INIT6(X) (DDRC_IPS_BASE_ADDR(X) + 0x40e8) |
| 794 | #define DDRC_FREQ3_INIT7(X) (DDRC_IPS_BASE_ADDR(X) + 0x40ec) |
| 795 | #define DDRC_FREQ3_DRAMTMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4100) |
| 796 | #define DDRC_FREQ3_DRAMTMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x4104) |
| 797 | #define DDRC_FREQ3_DRAMTMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x4108) |
| 798 | #define DDRC_FREQ3_DRAMTMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x410c) |
| 799 | #define DDRC_FREQ3_DRAMTMG4(X) (DDRC_IPS_BASE_ADDR(X) + 0x4110) |
| 800 | #define DDRC_FREQ3_DRAMTMG5(X) (DDRC_IPS_BASE_ADDR(X) + 0x4114) |
| 801 | #define DDRC_FREQ3_DRAMTMG6(X) (DDRC_IPS_BASE_ADDR(X) + 0x4118) |
| 802 | #define DDRC_FREQ3_DRAMTMG7(X) (DDRC_IPS_BASE_ADDR(X) + 0x411c) |
| 803 | #define DDRC_FREQ3_DRAMTMG8(X) (DDRC_IPS_BASE_ADDR(X) + 0x4120) |
| 804 | #define DDRC_FREQ3_DRAMTMG9(X) (DDRC_IPS_BASE_ADDR(X) + 0x4124) |
| 805 | #define DDRC_FREQ3_DRAMTMG10(X) (DDRC_IPS_BASE_ADDR(X) + 0x4128) |
| 806 | #define DDRC_FREQ3_DRAMTMG11(X) (DDRC_IPS_BASE_ADDR(X) + 0x412c) |
| 807 | #define DDRC_FREQ3_DRAMTMG12(X) (DDRC_IPS_BASE_ADDR(X) + 0x4130) |
| 808 | #define DDRC_FREQ3_DRAMTMG13(X) (DDRC_IPS_BASE_ADDR(X) + 0x4134) |
| 809 | #define DDRC_FREQ3_DRAMTMG14(X) (DDRC_IPS_BASE_ADDR(X) + 0x4138) |
| 810 | #define DDRC_FREQ3_DRAMTMG15(X) (DDRC_IPS_BASE_ADDR(X) + 0x413C) |
| 811 | #define DDRC_FREQ3_DRAMTMG16(X) (DDRC_IPS_BASE_ADDR(X) + 0x4140) |
| 812 | |
| 813 | #define DDRC_FREQ3_ZQCTL0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4180) |
| 814 | #define DDRC_FREQ3_DFITMG0(X) (DDRC_IPS_BASE_ADDR(X) + 0x4190) |
| 815 | #define DDRC_FREQ3_DFITMG1(X) (DDRC_IPS_BASE_ADDR(X) + 0x4194) |
| 816 | #define DDRC_FREQ3_DFITMG2(X) (DDRC_IPS_BASE_ADDR(X) + 0x41b4) |
| 817 | #define DDRC_FREQ3_DFITMG3(X) (DDRC_IPS_BASE_ADDR(X) + 0x41b8) |
| 818 | #define DDRC_FREQ3_ODTCFG(X) (DDRC_IPS_BASE_ADDR(X) + 0x4240) |
| 819 | #define DDRC_DFITMG0_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x2190) |
| 820 | #define DDRC_DFITMG1_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x2194) |
| 821 | #define DDRC_DFITMG2_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x21b4) |
| 822 | #define DDRC_DFITMG3_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x21b8) |
| 823 | #define DDRC_ODTCFG_SHADOW(X) (DDRC_IPS_BASE_ADDR(X) + 0x2240) |
| 824 | |
| 825 | #define DDRPHY_CalBusy(X) (IP2APB_DDRPHY_IPS_BASE_ADDR(X) + 4 * 0x020097) |
| 826 | |
| 827 | #define DRC_PERF_MON_BASE_ADDR(X) (0x3d800000 + ((X) * 0x2000000)) |
| 828 | #define DRC_PERF_MON_CNT0_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x0) |
| 829 | #define DRC_PERF_MON_CNT1_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x4) |
| 830 | #define DRC_PERF_MON_CNT2_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x8) |
| 831 | #define DRC_PERF_MON_CNT3_CTL(X) (DRC_PERF_MON_BASE_ADDR(X) + 0xC) |
| 832 | #define DRC_PERF_MON_CNT0_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x20) |
| 833 | #define DRC_PERF_MON_CNT1_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x24) |
| 834 | #define DRC_PERF_MON_CNT2_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x28) |
| 835 | #define DRC_PERF_MON_CNT3_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x2C) |
| 836 | #define DRC_PERF_MON_MRR0_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x40) |
| 837 | #define DRC_PERF_MON_MRR1_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x44) |
| 838 | #define DRC_PERF_MON_MRR2_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x48) |
| 839 | #define DRC_PERF_MON_MRR3_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x4C) |
| 840 | #define DRC_PERF_MON_MRR4_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x50) |
| 841 | #define DRC_PERF_MON_MRR5_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x54) |
| 842 | #define DRC_PERF_MON_MRR6_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x58) |
| 843 | #define DRC_PERF_MON_MRR7_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x5C) |
| 844 | #define DRC_PERF_MON_MRR8_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x60) |
| 845 | #define DRC_PERF_MON_MRR9_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x64) |
| 846 | #define DRC_PERF_MON_MRR10_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x68) |
| 847 | #define DRC_PERF_MON_MRR11_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x6C) |
| 848 | #define DRC_PERF_MON_MRR12_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x70) |
| 849 | #define DRC_PERF_MON_MRR13_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x74) |
| 850 | #define DRC_PERF_MON_MRR14_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x78) |
| 851 | #define DRC_PERF_MON_MRR15_DAT(X) (DRC_PERF_MON_BASE_ADDR(X) + 0x7C) |
| 852 | |
| 853 | /* user data type */ |
| 854 | enum fw_type { |
| 855 | FW_1D_IMAGE, |
| 856 | FW_2D_IMAGE, |
| 857 | }; |
| 858 | |
| 859 | struct dram_cfg_param { |
| 860 | unsigned int reg; |
| 861 | unsigned int val; |
| 862 | }; |
| 863 | |
| 864 | struct dram_fsp_msg { |
| 865 | unsigned int drate; |
| 866 | enum fw_type fw_type; |
| 867 | struct dram_cfg_param *fsp_cfg; |
| 868 | unsigned int fsp_cfg_num; |
| 869 | }; |
| 870 | |
| 871 | struct dram_timing_info { |
| 872 | /* umctl2 config */ |
| 873 | struct dram_cfg_param *ddrc_cfg; |
| 874 | unsigned int ddrc_cfg_num; |
| 875 | /* ddrphy config */ |
| 876 | struct dram_cfg_param *ddrphy_cfg; |
| 877 | unsigned int ddrphy_cfg_num; |
| 878 | /* ddr fsp train info */ |
| 879 | struct dram_fsp_msg *fsp_msg; |
| 880 | unsigned int fsp_msg_num; |
| 881 | /* ddr phy trained CSR */ |
| 882 | struct dram_cfg_param *ddrphy_trained_csr; |
| 883 | unsigned int ddrphy_trained_csr_num; |
| 884 | /* ddr phy PIE */ |
| 885 | struct dram_cfg_param *ddrphy_pie; |
| 886 | unsigned int ddrphy_pie_num; |
| 887 | /* initialized drate table */ |
| 888 | unsigned int fsp_table[4]; |
| 889 | }; |
| 890 | |
| 891 | extern struct dram_timing_info dram_timing; |
| 892 | |
| 893 | void ddr_load_train_firmware(enum fw_type type); |
| 894 | void ddr_init(struct dram_timing_info *timing_info); |
| 895 | void ddr_cfg_phy(struct dram_timing_info *timing_info); |
| 896 | void load_lpddr4_phy_pie(void); |
| 897 | void ddrphy_trained_csr_save(struct dram_cfg_param *param, unsigned int num); |
| 898 | void dram_config_save(struct dram_timing_info *info, unsigned long base); |
| 899 | |
| 900 | /* utils function for ddr phy training */ |
| 901 | void wait_ddrphy_training_complete(void); |
| 902 | void ddrphy_init_set_dfi_clk(unsigned int drate); |
| 903 | void ddrphy_init_read_msg_block(enum fw_type type); |
| 904 | |
| 905 | static inline void reg32_write(unsigned long addr, u32 val) |
| 906 | { |
| 907 | writel(val, addr); |
| 908 | } |
| 909 | |
| 910 | static inline u32 reg32_read(unsigned long addr) |
| 911 | { |
| 912 | return readl(addr); |
| 913 | } |
| 914 | |
| 915 | static inline void reg32setbit(unsigned long addr, u32 bit) |
| 916 | { |
| 917 | setbits_le32(addr, (1 << bit)); |
| 918 | } |
| 919 | |
| 920 | #define dwc_ddrphy_apb_wr(addr, data) \ |
| 921 | reg32_write(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 4 * (addr), data) |
| 922 | #define dwc_ddrphy_apb_rd(addr) \ |
| 923 | reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + 4 * (addr)) |
| 924 | |
| 925 | extern struct dram_cfg_param ddrphy_trained_csr[]; |
| 926 | extern uint32_t ddrphy_trained_csr_num; |
| 927 | |
| Peng Fan | 01be8a9 | 2018-01-10 13:20:47 +0800 | [diff] [blame] | 928 | #endif |