Chin Liang See | 967b4df | 2013-09-11 11:26:10 -0500 | [diff] [blame] | 1 | /* This file is generated by Preloader Generator */ |
| 2 | |
| 3 | #include "pinmux_config.h" |
| 4 | |
Marek Vasut | 6929547 | 2014-12-30 18:16:08 +0100 | [diff] [blame] | 5 | #ifdef CONFIG_TARGET_SOCFPGA_CYCLONE5 |
Chin Liang See | 967b4df | 2013-09-11 11:26:10 -0500 | [diff] [blame] | 6 | /* pin mux configuration data */ |
| 7 | unsigned long sys_mgr_init_table[CONFIG_HPS_PINMUX_NUM] = { |
Marek Vasut | 1e098f9 | 2014-12-30 19:41:17 +0100 | [diff] [blame] | 8 | 3, /* EMACIO0 */ |
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| 205 | 0, /* RGMII0USEFPGA */ |
| 206 | 0, /* UART1USEFPGA */ |
| 207 | 0, /* CAN1USEFPGA */ |
| 208 | 0, /* USB1USEFPGA */ |
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| 210 | 0, /* I2C2USEFPGA */ |
| 211 | 0, /* I2C1USEFPGA */ |
| 212 | 0, /* SPIM1USEFPGA */ |
| 213 | 0, /* USB0USEFPGA */ |
| 214 | 0 /* SPIM0USEFPGA */ |
| 215 | }; |
Marek Vasut | 6929547 | 2014-12-30 18:16:08 +0100 | [diff] [blame] | 216 | #endif /* CONFIG_TARGET_SOCFPGA_CYCLONE5 */ |
| 217 | |
| 218 | #ifdef CONFIG_TARGET_SOCFPGA_ARRIA5 |
| 219 | /* pin mux configuration data */ |
| 220 | unsigned long sys_mgr_init_table[CONFIG_HPS_PINMUX_NUM] = { |
| 221 | 0, /* EMACIO0 */ |
| 222 | 2, /* EMACIO1 */ |
| 223 | 2, /* EMACIO2 */ |
| 224 | 2, /* EMACIO3 */ |
| 225 | 2, /* EMACIO4 */ |
| 226 | 2, /* EMACIO5 */ |
| 227 | 2, /* EMACIO6 */ |
| 228 | 2, /* EMACIO7 */ |
| 229 | 2, /* EMACIO8 */ |
| 230 | 0, /* EMACIO9 */ |
| 231 | 2, /* EMACIO10 */ |
| 232 | 2, /* EMACIO11 */ |
| 233 | 2, /* EMACIO12 */ |
| 234 | 2, /* EMACIO13 */ |
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| 307 | 3, /* MIXED2IO0 */ |
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| 309 | 3, /* MIXED2IO2 */ |
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| 311 | 3, /* MIXED2IO4 */ |
| 312 | 3, /* MIXED2IO5 */ |
| 313 | 3, /* MIXED2IO6 */ |
| 314 | 3, /* MIXED2IO7 */ |
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| 335 | 0, /* GPLINMUX68 */ |
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| 337 | 0, /* GPLINMUX70 */ |
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| 340 | 1, /* GPLMUX2 */ |
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| 366 | 1, /* GPLMUX28 */ |
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| 368 | 1, /* GPLMUX30 */ |
| 369 | 1, /* GPLMUX31 */ |
| 370 | 1, /* GPLMUX32 */ |
| 371 | 1, /* GPLMUX33 */ |
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| 373 | 1, /* GPLMUX35 */ |
| 374 | 1, /* GPLMUX36 */ |
| 375 | 1, /* GPLMUX37 */ |
| 376 | 1, /* GPLMUX38 */ |
| 377 | 1, /* GPLMUX39 */ |
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| 389 | 1, /* GPLMUX51 */ |
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| 400 | 1, /* GPLMUX62 */ |
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| 409 | 0, /* NANDUSEFPGA */ |
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| 413 | 0, /* CAN0USEFPGA */ |
| 414 | 0, /* I2C0USEFPGA */ |
| 415 | 0, /* SDMMCUSEFPGA */ |
| 416 | 0, /* QSPIUSEFPGA */ |
| 417 | 0, /* SPIS1USEFPGA */ |
| 418 | 0, /* RGMII0USEFPGA */ |
| 419 | 0, /* UART1USEFPGA */ |
| 420 | 0, /* CAN1USEFPGA */ |
| 421 | 0, /* USB1USEFPGA */ |
| 422 | 0, /* I2C3USEFPGA */ |
| 423 | 0, /* I2C2USEFPGA */ |
| 424 | 0, /* I2C1USEFPGA */ |
| 425 | 0, /* SPIM1USEFPGA */ |
| 426 | 0, /* USB0USEFPGA */ |
| 427 | 0 /* SPIM0USEFPGA */ |
| 428 | }; |
| 429 | #endif /* CONFIG_TARGET_SOCFPGA_ARRIA5 */ |