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blob: 3058ee3a59428eeab27a72d113393540f0363665 [file] [log] [blame]
Tom Rini10e47792018-05-06 17:58:06 -0400[diff] [blame]1/* SPDX-License-Identifier: BSD-3-Clause */
Dinh Nguyenc3364da2015-09-01 17:41:52 -0500[diff] [blame]2/*
3 * Altera SoCFPGA PinMux configuration
Dinh Nguyenc3364da2015-09-01 17:41:52 -0500[diff] [blame]4 */
5
6#ifndef __SOCFPGA_PINMUX_CONFIG_H__
7#define __SOCFPGA_PINMUX_CONFIG_H__
8
9/* pin MUX configuration data */
10const u8 sys_mgr_init_table[] = {
11 0, /* EMACIO0 */
12 2, /* EMACIO1 */
13 2, /* EMACIO2 */
14 2, /* EMACIO3 */
15 2, /* EMACIO4 */
16 2, /* EMACIO5 */
17 2, /* EMACIO6 */
18 2, /* EMACIO7 */
19 2, /* EMACIO8 */
20 0, /* EMACIO9 */
21 2, /* EMACIO10 */
22 2, /* EMACIO11 */
23 2, /* EMACIO12 */
24 2, /* EMACIO13 */
25 0, /* EMACIO14 */
26 0, /* EMACIO15 */
27 0, /* EMACIO16 */
28 0, /* EMACIO17 */
29 0, /* EMACIO18 */
30 0, /* EMACIO19 */
31 3, /* FLASHIO0 */
32 0, /* FLASHIO1 */
33 3, /* FLASHIO2 */
34 3, /* FLASHIO3 */
35 0, /* FLASHIO4 */
36 0, /* FLASHIO5 */
37 0, /* FLASHIO6 */
38 0, /* FLASHIO7 */
39 0, /* FLASHIO8 */
40 3, /* FLASHIO9 */
41 3, /* FLASHIO10 */
42 3, /* FLASHIO11 */
43 0, /* GENERALIO0 */
44 1, /* GENERALIO1 */
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133 1, /* GPLMUX5 */
134 1, /* GPLMUX6 */
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151 1, /* GPLMUX23 */
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153 1, /* GPLMUX25 */
154 1, /* GPLMUX26 */
155 1, /* GPLMUX27 */
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158 1, /* GPLMUX30 */
159 1, /* GPLMUX31 */
160 1, /* GPLMUX32 */
161 1, /* GPLMUX33 */
162 1, /* GPLMUX34 */
163 1, /* GPLMUX35 */
164 1, /* GPLMUX36 */
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169 1, /* GPLMUX41 */
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182 1, /* GPLMUX54 */
183 1, /* GPLMUX55 */
184 1, /* GPLMUX56 */
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186 1, /* GPLMUX58 */
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188 1, /* GPLMUX60 */
189 1, /* GPLMUX61 */
190 1, /* GPLMUX62 */
191 1, /* GPLMUX63 */
192 1, /* GPLMUX64 */
193 1, /* GPLMUX65 */
194 1, /* GPLMUX66 */
195 1, /* GPLMUX67 */
196 1, /* GPLMUX68 */
197 1, /* GPLMUX69 */
198 1, /* GPLMUX70 */
199 0, /* NANDUSEFPGA */
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201 0, /* RGMII1USEFPGA */
202 0, /* SPIS0USEFPGA */
203 0, /* CAN0USEFPGA */
204 0, /* I2C0USEFPGA */
205 0, /* SDMMCUSEFPGA */
206 0, /* QSPIUSEFPGA */
207 0, /* SPIS1USEFPGA */
208 0, /* RGMII0USEFPGA */
209 0, /* UART1USEFPGA */
210 0, /* CAN1USEFPGA */
211 0, /* USB1USEFPGA */
212 0, /* I2C3USEFPGA */
213 0, /* I2C2USEFPGA */
214 0, /* I2C1USEFPGA */
215 0, /* SPIM1USEFPGA */
216 0, /* USB0USEFPGA */
217 0 /* SPIM0USEFPGA */
218};
219#endif /* __SOCFPGA_PINMUX_CONFIG_H__ */