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blob: 6a9c4150296f51530de94652faaf7dad4d75c7d9 [file] [log] [blame]
Tom Rini10e47792018-05-06 17:58:06 -0400[diff] [blame^]1/* SPDX-License-Identifier: BSD-3-Clause */
Dalon Westergreen7a0fe0d2017-04-18 08:11:16 -0700[diff] [blame]2/*
3 * Altera SoCFPGA PinMux configuration
Dalon Westergreen7a0fe0d2017-04-18 08:11:16 -0700[diff] [blame]4 */
5
6#ifndef __SOCFPGA_PINMUX_CONFIG_H__
7#define __SOCFPGA_PINMUX_CONFIG_H__
8
9const u8 sys_mgr_init_table[] = {
10 0, /* EMACIO0 */
11 2, /* EMACIO1 */
12 2, /* EMACIO2 */
13 2, /* EMACIO3 */
14 2, /* EMACIO4 */
15 2, /* EMACIO5 */
16 2, /* EMACIO6 */
17 2, /* EMACIO7 */
18 2, /* EMACIO8 */
19 0, /* EMACIO9 */
20 2, /* EMACIO10 */
21 2, /* EMACIO11 */
22 2, /* EMACIO12 */
23 2, /* EMACIO13 */
24 0, /* EMACIO14 */
25 0, /* EMACIO15 */
26 0, /* EMACIO16 */
27 0, /* EMACIO17 */
28 0, /* EMACIO18 */
29 0, /* EMACIO19 */
30 3, /* FLASHIO0 */
31 0, /* FLASHIO1 */
32 3, /* FLASHIO2 */
33 3, /* FLASHIO3 */
34 0, /* FLASHIO4 */
35 0, /* FLASHIO5 */
36 0, /* FLASHIO6 */
37 0, /* FLASHIO7 */
38 0, /* FLASHIO8 */
39 3, /* FLASHIO9 */
40 3, /* FLASHIO10 */
41 3, /* FLASHIO11 */
42 0, /* GENERALIO0 */
43 1, /* GENERALIO1 */
44 1, /* GENERALIO2 */
45 1, /* GENERALIO3 */
46 1, /* GENERALIO4 */
47 0, /* GENERALIO5 */
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50 1, /* GENERALIO8 */
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132 1, /* GPLMUX5 */
133 1, /* GPLMUX6 */
134 1, /* GPLMUX7 */
135 1, /* GPLMUX8 */
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140 1, /* GPLMUX13 */
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142 1, /* GPLMUX15 */
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144 1, /* GPLMUX17 */
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150 1, /* GPLMUX23 */
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152 1, /* GPLMUX25 */
153 1, /* GPLMUX26 */
154 1, /* GPLMUX27 */
155 1, /* GPLMUX28 */
156 1, /* GPLMUX29 */
157 1, /* GPLMUX30 */
158 1, /* GPLMUX31 */
159 1, /* GPLMUX32 */
160 1, /* GPLMUX33 */
161 1, /* GPLMUX34 */
162 1, /* GPLMUX35 */
163 1, /* GPLMUX36 */
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165 1, /* GPLMUX38 */
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180 1, /* GPLMUX53 */
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182 1, /* GPLMUX55 */
183 1, /* GPLMUX56 */
184 1, /* GPLMUX57 */
185 1, /* GPLMUX58 */
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187 1, /* GPLMUX60 */
188 1, /* GPLMUX61 */
189 1, /* GPLMUX62 */
190 1, /* GPLMUX63 */
191 1, /* GPLMUX64 */
192 1, /* GPLMUX65 */
193 1, /* GPLMUX66 */
194 1, /* GPLMUX67 */
195 1, /* GPLMUX68 */
196 1, /* GPLMUX69 */
197 1, /* GPLMUX70 */
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200 0, /* RGMII1USEFPGA */
201 0, /* SPIS0USEFPGA */
202 0, /* CAN0USEFPGA */
203 0, /* I2C0USEFPGA */
204 0, /* SDMMCUSEFPGA */
205 0, /* QSPIUSEFPGA */
206 0, /* SPIS1USEFPGA */
207 0, /* RGMII0USEFPGA */
208 1, /* UART1USEFPGA */
209 0, /* CAN1USEFPGA */
210 0, /* USB1USEFPGA */
211 1, /* I2C3USEFPGA */
212 1, /* I2C2USEFPGA */
213 0, /* I2C1USEFPGA */
214 0, /* SPIM1USEFPGA */
215 0, /* USB0USEFPGA */
216 1 /* SPIM0USEFPGA */
217};
218#endif /* __SOCFPGA_PINMUX_CONFIG_H__ */