| Marek Vasut | 6edc509 | 2019-06-17 18:18:56 +0200 | [diff] [blame] | 1 | /* |
| 2 | * Copyright (c) 2015-2019, Renesas Electronics Corporation. All rights reserved. |
| 3 | * |
| 4 | * SPDX-License-Identifier: BSD-3-Clause |
| 5 | */ |
| 6 | #ifndef PFC_REGS_H |
| 7 | #define PFC_REGS_H |
| 8 | |
| 9 | /* GPIO base address */ |
| 10 | #define GPIO_BASE (0xE6050000U) |
| 11 | |
| 12 | /* GPIO registers */ |
| 13 | #define GPIO_IOINTSEL0 (GPIO_BASE + 0x0000U) |
| 14 | #define GPIO_INOUTSEL0 (GPIO_BASE + 0x0004U) |
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| 16 | #define GPIO_INDT0 (GPIO_BASE + 0x000CU) |
| 17 | #define GPIO_INTDT0 (GPIO_BASE + 0x0010U) |
| 18 | #define GPIO_INTCLR0 (GPIO_BASE + 0x0014U) |
| 19 | #define GPIO_INTMSK0 (GPIO_BASE + 0x0018U) |
| 20 | #define GPIO_MSKCLR0 (GPIO_BASE + 0x001CU) |
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| 32 | #define GPIO_OUTDT1 (GPIO_BASE + 0x1008U) |
| 33 | #define GPIO_INDT1 (GPIO_BASE + 0x100CU) |
| 34 | #define GPIO_INTDT1 (GPIO_BASE + 0x1010U) |
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| 37 | #define GPIO_MSKCLR1 (GPIO_BASE + 0x101CU) |
| 38 | #define GPIO_POSNEG1 (GPIO_BASE + 0x1020U) |
| 39 | #define GPIO_EDGLEVEL1 (GPIO_BASE + 0x1024U) |
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| 43 | #define GPIO_OUTDTSEL1 (GPIO_BASE + 0x1040U) |
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| 50 | #define GPIO_INDT2 (GPIO_BASE + 0x200CU) |
| 51 | #define GPIO_INTDT2 (GPIO_BASE + 0x2010U) |
| 52 | #define GPIO_INTCLR2 (GPIO_BASE + 0x2014U) |
| 53 | #define GPIO_INTMSK2 (GPIO_BASE + 0x2018U) |
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| 89 | #define GPIO_POSNEG4 (GPIO_BASE + 0x4020U) |
| 90 | #define GPIO_EDGLEVEL4 (GPIO_BASE + 0x4024U) |
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| 110 | #define GPIO_MSKCLRS5 (GPIO_BASE + 0x503CU) |
| 111 | #define GPIO_OUTDTSEL5 (GPIO_BASE + 0x5040U) |
| 112 | #define GPIO_OUTDTH5 (GPIO_BASE + 0x5044U) |
| 113 | #define GPIO_OUTDTL5 (GPIO_BASE + 0x5048U) |
| 114 | #define GPIO_BOTHEDGE5 (GPIO_BASE + 0x504CU) |
| 115 | #define GPIO_IOINTSEL6 (GPIO_BASE + 0x5400U) |
| 116 | #define GPIO_INOUTSEL6 (GPIO_BASE + 0x5404U) |
| 117 | #define GPIO_OUTDT6 (GPIO_BASE + 0x5408U) |
| Marek Vasut | 6edc509 | 2019-06-17 18:18:56 +0200 | [diff] [blame] | 118 | #define GPIO_INTDT6 (GPIO_BASE + 0x5410U) |
| 119 | #define GPIO_INTCLR6 (GPIO_BASE + 0x5414U) |
| 120 | #define GPIO_INTMSK6 (GPIO_BASE + 0x5418U) |
| 121 | #define GPIO_MSKCLR6 (GPIO_BASE + 0x541CU) |
| 122 | #define GPIO_POSNEG6 (GPIO_BASE + 0x5420U) |
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| 128 | #define GPIO_OUTDTH6 (GPIO_BASE + 0x5444U) |
| 129 | #define GPIO_OUTDTL6 (GPIO_BASE + 0x5448U) |
| 130 | #define GPIO_BOTHEDGE6 (GPIO_BASE + 0x544CU) |
| 131 | #define GPIO_IOINTSEL7 (GPIO_BASE + 0x5800U) |
| 132 | #define GPIO_INOUTSEL7 (GPIO_BASE + 0x5804U) |
| 133 | #define GPIO_OUTDT7 (GPIO_BASE + 0x5808U) |
| 134 | #define GPIO_INDT7 (GPIO_BASE + 0x580CU) |
| 135 | #define GPIO_INTDT7 (GPIO_BASE + 0x5810U) |
| 136 | #define GPIO_INTCLR7 (GPIO_BASE + 0x5814U) |
| 137 | #define GPIO_INTMSK7 (GPIO_BASE + 0x5818U) |
| 138 | #define GPIO_MSKCLR7 (GPIO_BASE + 0x581CU) |
| 139 | #define GPIO_POSNEG7 (GPIO_BASE + 0x5820U) |
| 140 | #define GPIO_EDGLEVEL7 (GPIO_BASE + 0x5824U) |
| 141 | #define GPIO_FILONOFF7 (GPIO_BASE + 0x5828U) |
| 142 | #define GPIO_INTMSKS7 (GPIO_BASE + 0x5838U) |
| 143 | #define GPIO_MSKCLRS7 (GPIO_BASE + 0x583CU) |
| 144 | #define GPIO_OUTDTSEL7 (GPIO_BASE + 0x5840U) |
| 145 | #define GPIO_OUTDTH7 (GPIO_BASE + 0x5844U) |
| 146 | #define GPIO_OUTDTL7 (GPIO_BASE + 0x5848U) |
| 147 | #define GPIO_BOTHEDGE7 (GPIO_BASE + 0x584CU) |
| 148 | |
| 149 | /* Pin functon base address */ |
| 150 | #define PFC_BASE (0xE6060000U) |
| 151 | |
| 152 | /* Pin functon registers */ |
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| 190 | #define PFC_DRVCTRL9 (PFC_BASE + 0x0324U) |
| 191 | #define PFC_DRVCTRL10 (PFC_BASE + 0x0328U) |
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| 193 | #define PFC_DRVCTRL12 (PFC_BASE + 0x0330U) |
| 194 | #define PFC_DRVCTRL13 (PFC_BASE + 0x0334U) |
| 195 | #define PFC_DRVCTRL14 (PFC_BASE + 0x0338U) |
| 196 | #define PFC_DRVCTRL15 (PFC_BASE + 0x033CU) |
| 197 | #define PFC_DRVCTRL16 (PFC_BASE + 0x0340U) |
| 198 | #define PFC_DRVCTRL17 (PFC_BASE + 0x0344U) |
| 199 | #define PFC_DRVCTRL18 (PFC_BASE + 0x0348U) |
| 200 | #define PFC_DRVCTRL19 (PFC_BASE + 0x034CU) |
| 201 | #define PFC_DRVCTRL20 (PFC_BASE + 0x0350U) |
| 202 | #define PFC_DRVCTRL21 (PFC_BASE + 0x0354U) |
| 203 | #define PFC_DRVCTRL22 (PFC_BASE + 0x0358U) |
| 204 | #define PFC_DRVCTRL23 (PFC_BASE + 0x035CU) |
| 205 | #define PFC_DRVCTRL24 (PFC_BASE + 0x0360U) |
| 206 | #define PFC_POCCTRL0 (PFC_BASE + 0x0380U) |
| 207 | #define PFC_IOCTRL31 (PFC_BASE + 0x0384U) |
| Toshiyuki Ogasahara | e67848f | 2019-05-20 11:25:41 +0900 | [diff] [blame] | 208 | #define PFC_POCCTRL2 (PFC_BASE + 0x0388U) |
| Marek Vasut | 6edc509 | 2019-06-17 18:18:56 +0200 | [diff] [blame] | 209 | #define PFC_TDSELCTRL0 (PFC_BASE + 0x03C0U) |
| 210 | #define PFC_IOCTRL (PFC_BASE + 0x03E0U) |
| 211 | #define PFC_TSREG (PFC_BASE + 0x03E4U) |
| 212 | #define PFC_PUEN0 (PFC_BASE + 0x0400U) |
| 213 | #define PFC_PUEN1 (PFC_BASE + 0x0404U) |
| 214 | #define PFC_PUEN2 (PFC_BASE + 0x0408U) |
| 215 | #define PFC_PUEN3 (PFC_BASE + 0x040CU) |
| 216 | #define PFC_PUEN4 (PFC_BASE + 0x0410U) |
| 217 | #define PFC_PUEN5 (PFC_BASE + 0x0414U) |
| 218 | #define PFC_PUEN6 (PFC_BASE + 0x0418U) |
| 219 | #define PFC_PUD0 (PFC_BASE + 0x0440U) |
| 220 | #define PFC_PUD1 (PFC_BASE + 0x0444U) |
| 221 | #define PFC_PUD2 (PFC_BASE + 0x0448U) |
| 222 | #define PFC_PUD3 (PFC_BASE + 0x044CU) |
| 223 | #define PFC_PUD4 (PFC_BASE + 0x0450U) |
| 224 | #define PFC_PUD5 (PFC_BASE + 0x0454U) |
| 225 | #define PFC_PUD6 (PFC_BASE + 0x0458U) |
| 226 | #define PFC_MOD_SEL0 (PFC_BASE + 0x0500U) |
| 227 | #define PFC_MOD_SEL1 (PFC_BASE + 0x0504U) |
| 228 | #define PFC_MOD_SEL2 (PFC_BASE + 0x0508U) |
| 229 | |
| 230 | #endif /* PFC_REGS_H */ |