Blame - board/isee/igep00x0/igep00x0.h - filogic/uboot

blob: 5698efab5d7f9cba7bbbbd5237c9495b0f7fa4c1 [file] [log] [blame]

Enric Balletbo i Serra	2ce268c	2010-10-14 16:54:59 -0400	[diff] [blame]	1	/*
				2	* (C) Copyright 2010
				3	* ISEE 2007 SL, <www.iseebcn.com>
				4	*
Wolfgang Denk	d79de1d	2013-07-08 09:37:19 +0200	[diff] [blame]	5	* SPDX-License-Identifier: GPL-2.0+
Enric Balletbo i Serra	2ce268c	2010-10-14 16:54:59 -0400	[diff] [blame]	6	*/
Javier Martinez Canillas	e9b1452	2012-12-27 01:35:56 +0000	[diff] [blame]	7	#ifndef _IGEP00X0_H_
				8	#define _IGEP00X0_H_
Enric Balletbo i Serra	2ce268c	2010-10-14 16:54:59 -0400	[diff] [blame]	9
Enric Balletbo i Serra	2ce268c	2010-10-14 16:54:59 -0400	[diff] [blame]	10	/*
				11	* IEN - Input Enable
				12	* IDIS - Input Disable
				13	* PTD - Pull type Down
				14	* PTU - Pull type Up
				15	* DIS - Pull type selection is inactive
				16	* EN - Pull type selection is active
				17	* M0 - Mode 0
				18	* The commented string gives the final mux configuration for that pin
				19	*/
				20	#define MUX_DEFAULT()\
				21	MUX_VAL(CP(SDRC_D0), (IEN \| PTD \| DIS \| M0)) /* SDRC_D0 */\
				22	MUX_VAL(CP(SDRC_D1), (IEN \| PTD \| DIS \| M0)) /* SDRC_D1 */\
				23	MUX_VAL(CP(SDRC_D2), (IEN \| PTD \| DIS \| M0)) /* SDRC_D2 */\
				24	MUX_VAL(CP(SDRC_D3), (IEN \| PTD \| DIS \| M0)) /* SDRC_D3 */\
				25	MUX_VAL(CP(SDRC_D4), (IEN \| PTD \| DIS \| M0)) /* SDRC_D4 */\
				26	MUX_VAL(CP(SDRC_D5), (IEN \| PTD \| DIS \| M0)) /* SDRC_D5 */\
				27	MUX_VAL(CP(SDRC_D6), (IEN \| PTD \| DIS \| M0)) /* SDRC_D6 */\
				28	MUX_VAL(CP(SDRC_D7), (IEN \| PTD \| DIS \| M0)) /* SDRC_D7 */\
				29	MUX_VAL(CP(SDRC_D8), (IEN \| PTD \| DIS \| M0)) /* SDRC_D8 */\
				30	MUX_VAL(CP(SDRC_D9), (IEN \| PTD \| DIS \| M0)) /* SDRC_D9 */\
				31	MUX_VAL(CP(SDRC_D10), (IEN \| PTD \| DIS \| M0)) /* SDRC_D10 */\
				32	MUX_VAL(CP(SDRC_D11), (IEN \| PTD \| DIS \| M0)) /* SDRC_D11 */\
				33	MUX_VAL(CP(SDRC_D12), (IEN \| PTD \| DIS \| M0)) /* SDRC_D12 */\
				34	MUX_VAL(CP(SDRC_D13), (IEN \| PTD \| DIS \| M0)) /* SDRC_D13 */\
				35	MUX_VAL(CP(SDRC_D14), (IEN \| PTD \| DIS \| M0)) /* SDRC_D14 */\
				36	MUX_VAL(CP(SDRC_D15), (IEN \| PTD \| DIS \| M0)) /* SDRC_D15 */\
				37	MUX_VAL(CP(SDRC_D16), (IEN \| PTD \| DIS \| M0)) /* SDRC_D16 */\
				38	MUX_VAL(CP(SDRC_D17), (IEN \| PTD \| DIS \| M0)) /* SDRC_D17 */\
				39	MUX_VAL(CP(SDRC_D18), (IEN \| PTD \| DIS \| M0)) /* SDRC_D18 */\
				40	MUX_VAL(CP(SDRC_D19), (IEN \| PTD \| DIS \| M0)) /* SDRC_D19 */\
				41	MUX_VAL(CP(SDRC_D20), (IEN \| PTD \| DIS \| M0)) /* SDRC_D20 */\
				42	MUX_VAL(CP(SDRC_D21), (IEN \| PTD \| DIS \| M0)) /* SDRC_D21 */\
				43	MUX_VAL(CP(SDRC_D22), (IEN \| PTD \| DIS \| M0)) /* SDRC_D22 */\
				44	MUX_VAL(CP(SDRC_D23), (IEN \| PTD \| DIS \| M0)) /* SDRC_D23 */\
				45	MUX_VAL(CP(SDRC_D24), (IEN \| PTD \| DIS \| M0)) /* SDRC_D24 */\
				46	MUX_VAL(CP(SDRC_D25), (IEN \| PTD \| DIS \| M0)) /* SDRC_D25 */\
				47	MUX_VAL(CP(SDRC_D26), (IEN \| PTD \| DIS \| M0)) /* SDRC_D26 */\
				48	MUX_VAL(CP(SDRC_D27), (IEN \| PTD \| DIS \| M0)) /* SDRC_D27 */\
				49	MUX_VAL(CP(SDRC_D28), (IEN \| PTD \| DIS \| M0)) /* SDRC_D28 */\
				50	MUX_VAL(CP(SDRC_D29), (IEN \| PTD \| DIS \| M0)) /* SDRC_D29 */\
				51	MUX_VAL(CP(SDRC_D30), (IEN \| PTD \| DIS \| M0)) /* SDRC_D30 */\
				52	MUX_VAL(CP(SDRC_D31), (IEN \| PTD \| DIS \| M0)) /* SDRC_D31 */\
				53	MUX_VAL(CP(SDRC_CLK), (IEN \| PTD \| DIS \| M0)) /* SDRC_CLK */\
				54	MUX_VAL(CP(SDRC_DQS0), (IEN \| PTD \| DIS \| M0)) /* SDRC_DQS0 */\
				55	MUX_VAL(CP(SDRC_DQS1), (IEN \| PTD \| DIS \| M0)) /* SDRC_DQS1 */\
				56	MUX_VAL(CP(SDRC_DQS2), (IEN \| PTD \| DIS \| M0)) /* SDRC_DQS2 */\
				57	MUX_VAL(CP(SDRC_DQS3), (IEN \| PTD \| DIS \| M0)) /* SDRC_DQS3 */\
				58	MUX_VAL(CP(GPMC_A1), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A1 */\
				59	MUX_VAL(CP(GPMC_A2), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A2 */\
				60	MUX_VAL(CP(GPMC_A3), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A3 */\
				61	MUX_VAL(CP(GPMC_A4), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A4 */\
				62	MUX_VAL(CP(GPMC_A5), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A5 */\
				63	MUX_VAL(CP(GPMC_A6), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A6 */\
				64	MUX_VAL(CP(GPMC_A7), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A7 */\
				65	MUX_VAL(CP(GPMC_A8), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A8 */\
				66	MUX_VAL(CP(GPMC_A9), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A9 */\
				67	MUX_VAL(CP(GPMC_A10), (IDIS \| PTD \| DIS \| M0)) /* GPMC_A10 */\
				68	MUX_VAL(CP(GPMC_D0), (IEN \| PTD \| DIS \| M0)) /* GPMC_D0 */\
				69	MUX_VAL(CP(GPMC_D1), (IEN \| PTD \| DIS \| M0)) /* GPMC_D1 */\
				70	MUX_VAL(CP(GPMC_D2), (IEN \| PTD \| DIS \| M0)) /* GPMC_D2 */\
				71	MUX_VAL(CP(GPMC_D3), (IEN \| PTD \| DIS \| M0)) /* GPMC_D3 */\
				72	MUX_VAL(CP(GPMC_D4), (IEN \| PTD \| DIS \| M0)) /* GPMC_D4 */\
				73	MUX_VAL(CP(GPMC_D5), (IEN \| PTD \| DIS \| M0)) /* GPMC_D5 */\
				74	MUX_VAL(CP(GPMC_D6), (IEN \| PTD \| DIS \| M0)) /* GPMC_D6 */\
				75	MUX_VAL(CP(GPMC_D7), (IEN \| PTD \| DIS \| M0)) /* GPMC_D7 */\
				76	MUX_VAL(CP(GPMC_D8), (IEN \| PTD \| DIS \| M0)) /* GPMC_D8 */\
				77	MUX_VAL(CP(GPMC_D9), (IEN \| PTD \| DIS \| M0)) /* GPMC_D9 */\
				78	MUX_VAL(CP(GPMC_D10), (IEN \| PTD \| DIS \| M0)) /* GPMC_D10 */\
				79	MUX_VAL(CP(GPMC_D11), (IEN \| PTD \| DIS \| M0)) /* GPMC_D11 */\
				80	MUX_VAL(CP(GPMC_D12), (IEN \| PTD \| DIS \| M0)) /* GPMC_D12 */\
				81	MUX_VAL(CP(GPMC_D13), (IEN \| PTD \| DIS \| M0)) /* GPMC_D13 */\
				82	MUX_VAL(CP(GPMC_D14), (IEN \| PTD \| DIS \| M0)) /* GPMC_D14 */\
				83	MUX_VAL(CP(GPMC_D15), (IEN \| PTD \| DIS \| M0)) /* GPMC_D15 */\
				84	MUX_VAL(CP(GPMC_NCS0), (IDIS \| PTU \| EN \| M0)) /* GPMC_nCS0 */\
				85	MUX_VAL(CP(GPMC_NCS1), (IDIS \| PTU \| EN \| M0)) /* GPMC_nCS1 */\
				86	MUX_VAL(CP(GPMC_NCS2), (IDIS \| PTU \| EN \| M0)) /* GPIO_nCS2 */\
				87	MUX_VAL(CP(GPMC_NCS3), (IDIS \| PTU \| EN \| M0)) /* GPIO_nCS3 */\
				88	MUX_VAL(CP(GPMC_NCS4), (IDIS \| PTU \| EN \| M0)) /* GPMC_nCS4 */\
				89	MUX_VAL(CP(GPMC_NCS5), (IDIS \| PTU \| EN \| M0)) /* GPMC_nCS5 */\
				90	MUX_VAL(CP(GPMC_NCS6), (IDIS \| PTU \| EN \| M0)) /* GPMC_nCS6 */\
				91	MUX_VAL(CP(GPMC_NCS7), (IDIS \| PTU \| EN \| M0)) /* GPMC_nCS7 */\
				92	MUX_VAL(CP(GPMC_CLK), (IDIS \| PTD \| DIS \| M0)) /* GPMC_CLK */\
				93	MUX_VAL(CP(GPMC_NADV_ALE), (IDIS \| PTD \| DIS \| M0)) /* GPMC_nADV_ALE */\
				94	MUX_VAL(CP(GPMC_NOE), (IDIS \| PTD \| DIS \| M0)) /* GPMC_nOE */\
				95	MUX_VAL(CP(GPMC_NWE), (IDIS \| PTD \| DIS \| M0)) /* GPMC_nWE */\
				96	MUX_VAL(CP(GPMC_NBE0_CLE), (IDIS \| PTD \| DIS \| M0)) /* GPMC_nBE0_CLE */\
				97	MUX_VAL(CP(GPMC_NBE1), (IEN \| PTD \| DIS \| M0)) /* GPMC_nBE1 */\
				98	MUX_VAL(CP(GPMC_NWP), (IEN \| PTD \| DIS \| M0)) /* GPMC_nWP */\
				99	MUX_VAL(CP(GPMC_WAIT0), (IEN \| PTU \| EN \| M0)) /* GPMC_WAIT0 */\
Enric Balletbo i Serra	2ce268c	2010-10-14 16:54:59 -0400	[diff] [blame]	100	MUX_VAL(CP(MMC1_CLK), (IDIS \| PTU \| EN \| M0)) /* MMC1_CLK */\
				101	MUX_VAL(CP(MMC1_CMD), (IEN \| PTU \| EN \| M0)) /* MMC1_CMD */\
				102	MUX_VAL(CP(MMC1_DAT0), (IEN \| PTU \| EN \| M0)) /* MMC1_DAT0 */\
				103	MUX_VAL(CP(MMC1_DAT1), (IEN \| PTU \| EN \| M0)) /* MMC1_DAT1 */\
				104	MUX_VAL(CP(MMC1_DAT2), (IEN \| PTU \| EN \| M0)) /* MMC1_DAT2 */\
				105	MUX_VAL(CP(MMC1_DAT3), (IEN \| PTU \| EN \| M0)) /* MMC1_DAT3 */\
				106	MUX_VAL(CP(UART3_TX_IRTX), (IDIS \| PTD \| DIS \| M0)) /* UART3_TX */\
				107	MUX_VAL(CP(UART3_RX_IRRX), (IEN \| PTD \| DIS \| M0)) /* UART3_RX */\
				108	MUX_VAL(CP(I2C1_SCL), (IEN \| PTU \| EN \| M0)) /* I2C1_SCL */\
				109	MUX_VAL(CP(I2C1_SDA), (IEN \| PTU \| EN \| M0)) /* I2C1_SDA */\
				110	MUX_VAL(CP(I2C4_SCL), (IEN \| PTU \| EN \| M0)) /* I2C4_SCL */\
				111	MUX_VAL(CP(I2C4_SDA), (IEN \| PTU \| EN \| M0)) /* I2C4_SDA */\
				112	MUX_VAL(CP(SYS_32K), (IEN \| PTD \| DIS \| M0)) /* SYS_32K */\
				113	MUX_VAL(CP(SYS_BOOT0), (IEN \| PTD \| DIS \| M4)) /* GPIO_2 */\
				114	MUX_VAL(CP(SYS_BOOT1), (IEN \| PTD \| DIS \| M4)) /* GPIO_3 */\
				115	MUX_VAL(CP(SYS_BOOT2), (IEN \| PTD \| DIS \| M4)) /* GPIO_4 */\
				116	MUX_VAL(CP(SYS_BOOT3), (IEN \| PTD \| DIS \| M4)) /* GPIO_5 */\
				117	MUX_VAL(CP(SYS_BOOT4), (IEN \| PTD \| DIS \| M4)) /* GPIO_6 */\
				118	MUX_VAL(CP(SYS_BOOT5), (IEN \| PTD \| DIS \| M4)) /* GPIO_7 */\
				119	MUX_VAL(CP(SYS_BOOT6), (IEN \| PTD \| DIS \| M4)) /* GPIO_8 */\
				120	MUX_VAL(CP(SDRC_CKE0), (IDIS \| PTU \| EN \| M0)) /* SDRC_CKE0 */\
				121	MUX_VAL(CP(SDRC_CKE1), (IDIS \| PTU \| EN \| M0)) /* SDRC_CKE1 */
				122	#endif
Javier Martinez Canillas	e9b1452	2012-12-27 01:35:56 +0000	[diff] [blame]	123
				124	#define MUX_IGEP0020() \
				125	MUX_VAL(CP(GPMC_WAIT2), (IEN \| PTU \| DIS \| M4)) /* GPIO_64-ETH_NRST */\
				126
				127	#define MUX_IGEP0030() \
				128	MUX_VAL(CP(UART1_TX), (IDIS \| PTD \| DIS \| M0)) /* UART1_TX */\
Javier Martinez Canillas	d6c8a12	2013-01-26 13:18:32 +0100	[diff] [blame]	129	MUX_VAL(CP(UART1_RX), (IEN \| PTD \| DIS \| M0)) /* UART1_RX */