diff --git a/drivers/staging/renesas/rcar/pfc/V3M/pfc_init_v3m.c b/drivers/staging/renesas/rcar/pfc/V3M/pfc_init_v3m.c
index 878cc4b..7f7cfc6 100644
--- a/drivers/staging/renesas/rcar/pfc/V3M/pfc_init_v3m.c
+++ b/drivers/staging/renesas/rcar/pfc/V3M/pfc_init_v3m.c
@@ -13,434 +13,434 @@
 #include "../pfc_regs.h"
 
 /* Pin functon bit */
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+#define GPSR0_DU_DB5				((uint32_t)1U << 15U)
+#define GPSR0_DU_DB4				((uint32_t)1U << 14U)
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+#define GPSR0_DU_DG3				((uint32_t)1U << 7U)
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+#define GPSR0_DU_DR7				((uint32_t)1U << 5U)
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+#define GPSR0_DU_DR4				((uint32_t)1U << 2U)
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+#define GPSR4_SDA2				((uint32_t)1U << 5U)
+#define GPSR4_SCL2				((uint32_t)1U << 4U)
+#define GPSR4_SDA1				((uint32_t)1U << 3U)
+#define GPSR4_SCL1				((uint32_t)1U << 2U)
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+#define GPSR5_QSPI1_IO3				((uint32_t)1U << 10U)
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+#define IOCTRL31_POC_VI0_DATA8			((uint32_t)1U << 2U)
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+#define IOCTRL40_SD0TDSEL1			((uint32_t)1U << 1U)
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+#define PUD2_PUD_AVB0_RD3			((uint32_t)1U << 12U)
+#define PUD2_PUD_AVB0_RD2			((uint32_t)1U << 11U)
+#define PUD2_PUD_AVB0_RD1			((uint32_t)1U << 10U)
+#define PUD2_PUD_AVB0_RD0			((uint32_t)1U << 9U)
+#define PUD2_PUD_AVB0_RXC			((uint32_t)1U << 8U)
+#define PUD2_PUD_AVB0_RX_CTL			((uint32_t)1U << 7U)
+#define PUD2_PUD_SDA2				((uint32_t)1U << 6U)
+#define PUD2_PUD_SCL2				((uint32_t)1U << 5U)
+#define PUD2_PUD_SDA1				((uint32_t)1U << 4U)
+#define PUD2_PUD_SCL1				((uint32_t)1U << 3U)
+#define PUD2_PUD_SDA0				((uint32_t)1U << 2U)
+#define PUD2_PUD_SCL0				((uint32_t)1U << 1U)
+#define PUD2_PUD_VI1_FIELD			((uint32_t)1U << 0U)
 
-#define PUD3_PUD_DIGRF_CLKOUT						((uint32_t)1U << 16U)
-#define PUD3_PUD_DIGRF_CLKIN						((uint32_t)1U << 15U)
-#define PUD3_PUD_RPC_INT_N							((uint32_t)1U << 14U)
-#define PUD3_PUD_RPC_WP_N							((uint32_t)1U << 13U)
-#define PUD3_PUD_RPC_RESET_N						((uint32_t)1U << 12U)
-#define PUD3_PUD_QSPI1_SSL							((uint32_t)1U << 11U)
-#define PUD3_PUD_QSPI1_IO3							((uint32_t)1U << 10U)
-#define PUD3_PUD_QSPI1_IO2							((uint32_t)1U << 9U)
-#define PUD3_PUD_QSPI1_MISO_IO1						((uint32_t)1U << 8U)
-#define PUD3_PUD_QSPI1_MOSI_IO0						((uint32_t)1U << 7U)
-#define PUD3_PUD_QSPI1_SPCLK						((uint32_t)1U << 6U)
-#define PUD3_PUD_QSPI0_SSL							((uint32_t)1U << 5U)
-#define PUD3_PUD_QSPI0_IO3							((uint32_t)1U << 4U)
-#define PUD3_PUD_QSPI0_IO2							((uint32_t)1U << 3U)
-#define PUD3_PUD_QSPI0_MISO_IO1						((uint32_t)1U << 2U)
-#define PUD3_PUD_QSPI0_MOSI_IO0						((uint32_t)1U << 1U)
-#define PUD3_PUD_QSPI0_SPCLK						((uint32_t)1U << 0U)
+#define PUD3_PUD_DIGRF_CLKOUT			((uint32_t)1U << 16U)
+#define PUD3_PUD_DIGRF_CLKIN			((uint32_t)1U << 15U)
+#define PUD3_PUD_RPC_INT_N			((uint32_t)1U << 14U)
+#define PUD3_PUD_RPC_WP_N			((uint32_t)1U << 13U)
+#define PUD3_PUD_RPC_RESET_N			((uint32_t)1U << 12U)
+#define PUD3_PUD_QSPI1_SSL			((uint32_t)1U << 11U)
+#define PUD3_PUD_QSPI1_IO3			((uint32_t)1U << 10U)
+#define PUD3_PUD_QSPI1_IO2			((uint32_t)1U << 9U)
+#define PUD3_PUD_QSPI1_MISO_IO1			((uint32_t)1U << 8U)
+#define PUD3_PUD_QSPI1_MOSI_IO0			((uint32_t)1U << 7U)
+#define PUD3_PUD_QSPI1_SPCLK			((uint32_t)1U << 6U)
+#define PUD3_PUD_QSPI0_SSL			((uint32_t)1U << 5U)
+#define PUD3_PUD_QSPI0_IO3			((uint32_t)1U << 4U)
+#define PUD3_PUD_QSPI0_IO2			((uint32_t)1U << 3U)
+#define PUD3_PUD_QSPI0_MISO_IO1			((uint32_t)1U << 2U)
+#define PUD3_PUD_QSPI0_MOSI_IO0			((uint32_t)1U << 1U)
+#define PUD3_PUD_QSPI0_SPCLK			((uint32_t)1U << 0U)
 
-#define MOD_SEL0_sel_hscif0							((uint32_t)1U << 10U)
-#define MOD_SEL0_sel_scif1							((uint32_t)1U << 9U)
-#define MOD_SEL0_sel_canfd0							((uint32_t)1U << 8U)
-#define MOD_SEL0_sel_pwm4							((uint32_t)1U << 7U)
-#define MOD_SEL0_sel_pwm3							((uint32_t)1U << 6U)
-#define MOD_SEL0_sel_pwm2							((uint32_t)1U << 5U)
-#define MOD_SEL0_sel_pwm1							((uint32_t)1U << 4U)
-#define MOD_SEL0_sel_pwm0							((uint32_t)1U << 3U)
-#define MOD_SEL0_sel_rfso							((uint32_t)1U << 2U)
-#define MOD_SEL0_sel_rsp							((uint32_t)1U << 1U)
-#define MOD_SEL0_sel_tmu							((uint32_t)1U << 0U)
+#define MOD_SEL0_sel_hscif0			((uint32_t)1U << 10U)
+#define MOD_SEL0_sel_scif1			((uint32_t)1U << 9U)
+#define MOD_SEL0_sel_canfd0			((uint32_t)1U << 8U)
+#define MOD_SEL0_sel_pwm4			((uint32_t)1U << 7U)
+#define MOD_SEL0_sel_pwm3			((uint32_t)1U << 6U)
+#define MOD_SEL0_sel_pwm2			((uint32_t)1U << 5U)
+#define MOD_SEL0_sel_pwm1			((uint32_t)1U << 4U)
+#define MOD_SEL0_sel_pwm0			((uint32_t)1U << 3U)
+#define MOD_SEL0_sel_rfso			((uint32_t)1U << 2U)
+#define MOD_SEL0_sel_rsp			((uint32_t)1U << 1U)
+#define MOD_SEL0_sel_tmu			((uint32_t)1U << 0U)
 
 /* SCIF3 Registers for Dummy write */
 #define SCIF3_BASE		(0xE6C50000U)
@@ -449,7 +449,7 @@
 #define SCFCR_DATA		(0x0000U)
 
 /* Realtime module stop control */
-#define	CPG_BASE		(0xE6150000U)
+#define CPG_BASE		(0xE6150000U)
 #define CPG_MSTPSR0		(CPG_BASE + 0x0030U)
 #define CPG_RMSTPCR0		(CPG_BASE + 0x0110U)
 #define RMSTPCR0_RTDMAC		(0x00200000U)
@@ -495,7 +495,7 @@
 	uint32_t reg;
 
 	/* Module stop clear */
-	while((mmio_read_32(CPG_MSTPSR0) & RMSTPCR0_RTDMAC) != 0U) {
+	while ((mmio_read_32(CPG_MSTPSR0) & RMSTPCR0_RTDMAC) != 0U) {
 		reg = mmio_read_32(CPG_RMSTPCR0);
 		reg &= ~RMSTPCR0_RTDMAC;
 		cpg_write(CPG_RMSTPCR0, reg);
@@ -562,7 +562,6 @@
 				   | GPSR5_QSPI0_MOSI_IO0
 				   | GPSR5_QSPI0_SPCLK);
 
-
 	/* initialize peripheral function select */
 	pfc_reg_write(PFC_IPSR0, IPSR_28_FUNC(0)
 				   | IPSR_24_FUNC(0)
@@ -718,7 +717,7 @@
 	pfc_reg_write(PFC_TDSELCTRL0, 0x00000000);
 
 	/* initialize Pull enable */
-	pfc_reg_write(PFC_PUEN0,PUEN0_PUEN_VI0_CLK
+	pfc_reg_write(PFC_PUEN0, PUEN0_PUEN_VI0_CLK
 				   | PUEN0_PUEN_TDI
 				   | PUEN0_PUEN_TMS
 				   | PUEN0_PUEN_TCK
@@ -746,7 +745,7 @@
 				   | PUEN0_PUEN_DU_DR3
 				   | PUEN0_PUEN_DU_DR2);
 
-	pfc_reg_write(PFC_PUEN1,PUEN1_PUEN_VI1_DATA11
+	pfc_reg_write(PFC_PUEN1, PUEN1_PUEN_VI1_DATA11
 				   | PUEN1_PUEN_VI1_DATA10
 				   | PUEN1_PUEN_VI1_DATA9
 				   | PUEN1_PUEN_VI1_DATA8
@@ -774,7 +773,7 @@
 				   | PUEN1_PUEN_VI0_DATA2
 				   | PUEN1_PUEN_VI0_DATA1);
 
-	pfc_reg_write(PFC_PUEN2,PUEN2_PUEN_CANFD_CLK
+	pfc_reg_write(PFC_PUEN2, PUEN2_PUEN_CANFD_CLK
 				   | PUEN2_PUEN_CANFD1_RX
 				   | PUEN2_PUEN_CANFD1_TX
 				   | PUEN2_PUEN_CANFD0_RX
@@ -799,11 +798,11 @@
 				   | PUEN2_PUEN_AVB0_RX_CTL
 				   | PUEN2_PUEN_VI1_FIELD);
 
-	pfc_reg_write(PFC_PUEN3,PUEN3_PUEN_DIGRF_CLKOUT
+	pfc_reg_write(PFC_PUEN3, PUEN3_PUEN_DIGRF_CLKOUT
 				   | PUEN3_PUEN_DIGRF_CLKIN);
 
 	/* initialize PUD Control */
-	pfc_reg_write(PFC_PUD0,PUD0_PUD_VI0_CLK
+	pfc_reg_write(PFC_PUD0, PUD0_PUD_VI0_CLK
 				   | PUD0_PUD_IRQ0
 				   | PUD0_PUD_FSCLKST_N
 				   | PUD0_PUD_DU_EXODDF_DU_ODDF_DISP_CDE
@@ -829,7 +828,7 @@
 				   | PUD0_PUD_DU_DR3
 				   | PUD0_PUD_DU_DR2);
 
-	pfc_reg_write(PFC_PUD1,PUD1_PUD_VI1_DATA11
+	pfc_reg_write(PFC_PUD1, PUD1_PUD_VI1_DATA11
 				   | PUD1_PUD_VI1_DATA10
 				   | PUD1_PUD_VI1_DATA9
 				   | PUD1_PUD_VI1_DATA8
@@ -861,7 +860,7 @@
 				   | PUD1_PUD_VI0_HSYNC_N
 				   | PUD1_PUD_VI0_CLKENB);
 
-	pfc_reg_write(PFC_PUD2,PUD2_PUD_CANFD_CLK
+	pfc_reg_write(PFC_PUD2, PUD2_PUD_CANFD_CLK
 				   | PUD2_PUD_CANFD1_RX
 				   | PUD2_PUD_CANFD1_TX
 				   | PUD2_PUD_CANFD0_RX
@@ -869,11 +868,11 @@
 				   | PUD2_PUD_AVB0_AVTP_CAPTURE
 				   | PUD2_PUD_VI1_FIELD);
 
-	pfc_reg_write(PFC_PUD3,PUD3_PUD_DIGRF_CLKOUT
+	pfc_reg_write(PFC_PUD3, PUD3_PUD_DIGRF_CLKOUT
 				   | PUD3_PUD_DIGRF_CLKIN);
 
 	/* initialize Module Select */
-	pfc_reg_write(PFC_MOD_SEL0,0x00000000);
+	pfc_reg_write(PFC_MOD_SEL0, 0x00000000);
 
 	// gpio
 	/* initialize positive/negative logic select */